JPH041994A - 可変長シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 シフトレジスタのシフト段数を可変できる可変長シフト
レジスタ回路に関し、 入力信号のセットアツプ時間が小さく、高速動作が可能
な可変長シフトレジスタ回路を提供することを目的とし
、 入力信号をシフトして出力するｎビットシフトレジスタ
と、ｎビット信号レジスタの入力信号と出力のその何れ
かを選択し出力する１／２セレクタと、最終段のｎビッ
トシフトレジスタの入力信号と出力と入力データを入力
とし、その中の１つを選択し出力する１／３セレクタと
、１／３セレクタの出力をシフトする（ｎ−１）ビット
シフトレジスタと、（ｎ−１）ビットシフトレジスタの
出力と、１／３セレクタの出力と、入力データとを入力
とし、その中の１つを選択し出力する１／（ｎ＋１）セ
レクタと、１／　（ｎ＋１）セレクタの出力を１ビット
シフトする１ビットシフトレジスタと、１／２セレクタ
、１／３セレクタ、１／（ｎ＋１）セレクタが出力する
信号を設定するシフト段数設定回路とを備え構成する。

〔産業上の利用分野〕

本発明は、シフトレジスタのシフト段数を可変できる可
変長シフトレジスタ回路に関する。

ディジタル回路の動作速度は年々増加する一方であり、
そこで使用される可変長シフトレジスタ回路も高速で動
作することが要求されている。

しかしながら、現在使用されている可変長シフトレジス
タ回路は、シフト段数に反比例して入力信号のセットア
ツプ／ホールド時間が変化するので、高速動作が不可能
である。

かかる可変長シフトレジスタ回路において、シフト段数
を変更したときでも、入力信号のセットアツプ／ホール
ド時間が一定な回路構成であることが要求されている。

〔従来の技術〕

第４図は従来例を説明する図、第５図は従来例の動作を
説明する図をそれぞれ示す。

第４図に示す従来例は、１６ビットシフトレジスタｌｌ
ｂ、８ビットシフトレジスタ１２ｂ、４ビットシフトレ
ジスタ１３ｂ、２ビットシフトレジスタ１４ｂ、１ビッ
トシフトレジスタ１５ｂ１及び５０と、 それぞれのシフトレジスタ１ｌｂ−１５ｂを通してシフ
トした出力と、シフトする前の入力信号を入力とし、そ
の何れかを選択して出力する１／２セレクタ２１〜２５
から構成した例である。

図中の、Ｄｉは入力データ、Ｄｏは出力データ、ＣＫは
クロック信号、Ａ　Ｉ　−Ａ　５は、１／２セレクタ２
１〜２５が選択する信号を指定する制御端子である。

第５図は３ビットシフトする例であり、入力信号は１／
２セレクタ２１に入力し、その出力がｌ／２セレクタ２
２に入力し、その出力が１／２セレクタ２３に入力する
。

１／２セレクタ２３の出力は２ビットシフトレジスタ１
４ｂにより、２ビットシフトし、その出力を１／２セレ
クタ２４に入力し、１／２セレクタ２４は２ビットシフ
トした出力を選択して出力し、１／２セレクタ２５を通
して１ビットシフトレジスタ５０に入力し、１ビットシ
フトして出力することにより、入力端子から出力端子ま
での間で３ビットシフトされる。図中の太線は信号の流
れを示す。

また、１８ビットシフトするときには、先ず１６ビット
シフトレジスタｌｌｂで１６ビットシフトし、その出力
を１ビットシフトレジスタ１５ｂ、及び５０で１ビツト
ずつ２回シフトすることにより全体で１８ビットシフト
することができる。

このときは、８ビットシフトレジスタ１２ｂ、４ビット
シフトレジスタ１３ｂ、２ビットシフトレジスタ１４ｂ
は通過しない。

〔発明が解決しようとする課題〕

第４図の従来例においては、シフトする段数により、最
初のシフトレジスタに信号が入力されるまでに通過する
セレクタの数が異なる。

第５図で３ビットシフトするときには、１／２セレクタ
を３個通過するが、１８ビットシフトするときには１／
２セレクタは通過することなくシフトレジスタに入力さ
れる。

また第４図の構成において、１／２セレクタを通過する
個数の最大は、１ビットシフトする場合の５個である。

このように、セレクタを通過する個数が増加すると、セ
レクタによる遅延時間が増加し、より大きなセットアツ
プ時間が必要になり、セットアツプ時間が大きくなると
、高速動作が不可能になる。

本発明は、入力信号のセットアツプ時間が小さく、高速
動作が可能な可変長シフトレジスタ回路を提供すること
を目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１１〜１Ｍは
、入力信号をｎビットシフトして出力するｎビットシフ
トレジスタであり、 ２１〜２Ｍ−１は、ｎビットシフトレジスタ１１〜１Ｍ
の入力信号と出力を入力とし、その何れかを選択し次段
のｎビットシフトレジスタ１１〜１Ｍへ出力する１／２
セレクタであり、２Ｍは、最終段のｎビットシフトレジ
スタ１Ｍの入力信号と出力と入力データＤｉを入力とし
、その中の１つを選択し出力する１／３セレクタであり
、 ３０は、１／３セレクタ２Ｍの出力を入力とし、入力信
号を（ｎ−１）ビットシフトする（ｎ−１）ビットシフ
トレジスタであり、 ４０は、（ｎ−１）ビットシフトレジスタ３０の（ｎ−
１）本の出力と、１／３セレクタ２Ｍの出力と、入力デ
ータＤｉとを入力とし、その中の１つを選択し出力する
１／（ｎ＋１）セレクタであり、 ５０は、１／　（ｎ＋１）セレクタ４０の出力を入力と
し、１ビットシフトして出力する１ビットシフトレジス
タであり、 ６０は、１／２セレクタ２１〜２Ｍ−１，１／３セレク
タ２Ｍ、１／（ｎ＋１）セレクタ４０が出力する信号を
設定するシフト段数設定回路であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

Ｍ個のｎビットシフトレジスタ１１〜１Ｍにより、ｎＸ
Ｍ（Ｍ＝１．２、・・Ｍ）ビットのシフトを行う。

このとき、入力データＤｉが最初のシフトレジスタに入
力されるまでに通過するセレクタの数は、０あるいは１
である。

また、（ｎ−１）ビットシフトレジスタ３ｏ、及び１ビ
ットシフトレジスタ５０により、１〜８ビツトのシフト
を行っており、このときは、入力データＤｉが最初のシ
フトレジスタに入力されるまでに通過するセレクタの数
は常に１である。

このようにして、シフトレジスタのシフト段数に関係な
く、入力データＤｉが最初のシフトレジスタに入力され
るまでに通過するセレクタの数を１以下とすることによ
り、入力信号のセットアツプ／ホールド時間が小さくな
り、高速動作を行うことが可能となる。

Ａ１−Ａｔは、シフト段数を設定する設定端子である。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明する図、第３図は本発明の
実施例の動作を説明する図をそれぞれ示す。なお、全図
を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、第１図で設定したＭ個
のｎビットシフトレジスタ１１〜１Ｍとして、３個の８
ビットシフトレジスタｌｌａ〜１３ａ。

ｎ−１ビットシフトレジスタ３０として、７ビットシフ
トレジスタ３０ａ、 １／　（ｎ＋１）セレクタ４０として、１／９セレクタ
４０ａ。

および、１／２セレクタ２１．２２と１／３セレクタ２
Ｍ、１ビットシフトレジスタ５０、シフト段数設定回路
６０から構成した例である。

第３図は、本発明の実施例の動作を説明する図であり、
３ビットシフトするときには、入力データＤｉは先ず１
／３セレクタ２Ｍを通して７ビットシフトレジスタ３０
ａに入力され、１〜７ビットシフトした出力が１／９セ
レクタ４０ａにそれぞれ入力される。

１／９セレクタ４０ａでは２ビットシフトした出力を選
択し、１ビットシフトレジスタ５０に入力し、１ビット
シフトすることにより、全体で３ビットシフトする。こ
のとき、最初のシフトレジスタに入力されるまでに通過
するセレクタの数は１／３セレクタ２Ｍのみであり１個
である。

シフト段数設定回路６０は、設定端子Ａｔ−Ａ３からの
入力をデコードして、それぞれのセレクタの出力を選択
し必要とするシフト段数を設定する１図中、太線は信号
の流れを示す。

また、１８ビットシフトするときは入力信号Ｄｉは８ビ
ットシフトレジスタｌｌａに入力し、８ビットシフトし
、、１／２セレクタ２１を通して８ビットシフトレジス
タ１２ａに入力し、更に８ビットシフトする。

８ビットシフトレジスタ１２ａの出力は１／３セレクタ
２Ｍを通して７ビットシフトレジスタ３０ａに入力され
、１ビットシフトした出力を１／９セレクタ４０ａで選
択して出力し、１ビットシフトレジスタ５０で１ビット
シフトすることにより全体で１８ビツトのシフトを行う
ことができる。

この場合は、最初に８ビットシフトレジスタｌｌａに入
力データＤｉは入力されるので、通過するセレクタは０
である。

以上のように構成することにより、入力信号のセットア
ツプ時間を小さくし、高速動作が可能となる。

〔発明の効果〕

以上のような本発明によれば、入力信号が最初のシフト
レジスタに入力されるまでに通過するセレクタの数は１
個以下であるので、入力信号のセットアツプ時間を小さ
くでき、高速動作が可能な可変長シフトレジスタを提供
することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、 第２図は本発明の詳細な説明する図、 第３図は本発明の実施例の動作を説明する図、第４図は
従来例を説明する図、 第５図は従来例の動作を説明する図、 をそれぞれ示す。 図において、 １１〜１Ｍはｎビットシフトレジスタ、１１ａ〜１３ａ
は８ビットシフトレジスタ、１．１ｂは１６ビットシフ
トレジスタ、１２ｂは８ビットシフトレジスタ、 １３ｂは４ビットシフトレジスタ、 １４ｂは２ビットシフトレジスタ、 ２１〜２Ｍ−１は１／２セレクタ、 ２Ｍは１／３セレクタ、 ３０は（ｎ−１）ビットシフトレジスタ、３０ａは７ビ
ットシフトレジスタ、 ４０は１／（ｎ＋１）セレクタ、 ４０ａはｌ／９セレクタ、 ５０．１５ｂは１ビットシフトレジスタ、６０はシフト
段数設定回路、 をそれぞれ示す。 ュ、グ

Claims (1)

1. 【特許請求の範囲】 シフトレジスタのシフト段数を可変できる可変長シフト
   レジスタであって、 入力信号をｎビットシフトして出力するｎビットシフト
   レジスタ（１１〜１Ｍ）と、 前記ｎビットシフトレジスタ（１１〜１Ｍ）の入力信号
   と出力とを入力とし、その何れかを選択し次段の前記ｎ
   ビットシフトレジスタ（１１〜１Ｍ）へ出力する１／２
   セレクタ（２１〜２Ｍ−１）と、 最終段の前記ｎビットシフトレジスタ（１Ｍ）の入力信
   号と出力と入力データ（Ｄｉ）を入力とし、その中の１
   つを選択し出力する１／３セレクタ（２Ｍ）と、 前記１／３セレクタ（２Ｍ）の出力を入力とし、入力信
   号を（ｎ−１）ビットシフトする（ｎ−１）ビットシフ
   トレジスタ（３０）と、 前記（ｎ−１）ビットシフトレジスタ（３０）の（ｎ−
   １）本の出力と、前記１／３セレクタ（２Ｍ）の出力と
   、入力データ（Ｄｉ）とを入力とし、その中の１つを選
   択し出力する１／（ｎ＋１）セレクタ（４０）と、 前記１／（ｎ＋１）セレクタ（４０）の出力を入力とし
   、１ビットシフトして出力する１ビットシフトレジスタ
   （５０）と、 前記１／２セレクタ（２１〜２Ｍ−１）、１／３セレク
   タ（２Ｍ）、１／（ｎ＋１）セレクタ（４０）が選択す
   る信号を設定するシフト段数設定回路（６０）とを備え
   たことを特徴とする可変長シフトレジスタ回路。