JPS6086671A - 除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル処理装置において、ベクトルデータ
の除算をパイプラインにて高速に処理する装置に関する
ものである。

〔発明の背景〕

演′ｘ、数の集合に対し一連の演算を行うベクトルデー
タ処理装置においては、次々と供給されるベクトルデー
タをパイプラインで処理し、１マシンサイクルピツチで
次々と演算結果ｆｆｉ！出するパイプライン演：ｊｌＬ
器を有している場合が多い。加昇。

減算１乗算を行うパイプライン演算器については既に知
られ−Ｃいるが、除Ｘをパイプ２インで行っている例は
ない。このため、いくつかの四則演算の組合せで実行さ
れるプログラムを考えた場合、除算を含まない演算はパ
イプラインにて高速に処理されるが、除Ｊ！を含む演算
においては極端に性能が低下する場合があシ、除Ｘをパ
イプラインで高速に処理する必安がある。

除算を高速に処理する演算方式として、逆数近似方式が
広く用いられている。この方式は、被除数をＮ、除数を
９１曲をＱとしたとき、とおいて、ＤｘＲｏｘＲ１×・
・・・・・を１に近づけるような几ｏ　、、Ｒ１、Ｒ２
・・・・・・をめることによシ、Ｑ〜ＮＸＲＩＯＸＲＩ
　Ｘ・・・・・・をめるものである。

最初の几０は除数りよシ近似逆数表を引いてＤの逆数を
近似的にめる。除数りの近似的な逆数である几◎の精度
は、近似逆数表の大きさに依存するが、今仮に次式で示
される精度でめったとする。

ＤＸＲｏ＝１±ε　０くε＜　１　（１）ことで、 Ｒ１＝２　ＤＸＲｏ　（２） とすると、 Ｒ１＝２−（１±ε）＝１＋ε　（３）と表わされ、 Ｄ　Ｘ　Ｒｏ　Ｘ＆　＝　（１±ε）（１〒ｇ）−１−
ε２０くε”＜１　（４） となる。次に 几２　＝２　ＤＸＲｏ　ＸＲｔ　（５）とすると Ｊヨし、＝２−（１−ε２　ン　＝　１　＋　ε２　（
６）Ｄ　Ｘ　Ｒｏ　Ｘ　ＲＩ　Ｘ　Ｒ２＝　（１−ε２
）（１＋６２）＝１−ε４０くε’＜１　＋７１ となる。同様の操作を繰シ返すことによυ、ＲｏＸＲｔ
　ｘ−・・−・ｘｎ、→１（８）とすることができる。

いま仮に６４が対象とするベクトル処理装置のデータ表
現有効桁数以下の精度となれば、となって、 Ｑ＝　Ｎ　Ｘ　Ｒｏ　Ｘ　Ｒｔ　Ｘ　Ｒ２ｕｏｌを商と
することができる。

このように逆数近似方式による原典はデータ表現有効桁
数よシ梢度の悪い除数の近似的な逆数をあらかじめ用意
しておき、米菓処理を繰り返すことによシ逆数の精度を
上げて曲を得ようとするものである。

高速の乗算器をもつ処理装置においては、逆数近似方式
は除ＪＪＬを高速に処理する有効な’０Ｋｌｔ方式であ
るが、一方、パイプライン方式で除ＪＩ４．を行う場合
には、所望のＦｆ！嵐を得るまでに必要な乗算の回数に
寺しい乗算器を直列、にＭ会する必要があシ、パイプラ
インで除ｘ’を行うために必要な回路の規模饋が膨大な
ものとなる。

このため、従来のベクトル処理装置においては所望の１
腿を得るまでに必要な米真の回数に等しい数だけ、１個
のパイプライン末算器を繰シ返し用いることによシ除算
を実現している例がめった。

すなわち、仮除数Ｎ１除畝りとした場合、次の４ステツ
プで商Ｑを得る。

ステップ１：近似逆数の１丼 几０〜１／Ｄ　μυ ステップ２：近似逆数の精度向上 Ｒｔ　＝　（２ＤＸＲｏ　）　ｕ７） ステップ３：分子の近似 Ｎｓ　＝ＮＸＲｏ　（１３ ステップ４：閤の精度向上 Ｑ＝＝Ｎ＋　ＸＲｘ　（１４１ 第１図は、このときに用いる浮動小数点データ表現形式
を示したものである。

浮動小数点データは、符号の表現に１ビツト、指数の表
現に１５ビツト、仮数の表現に４８ビツト、曾計６４ビ
ットを使用して衣男される。この従来技術では、逆数近
似方式による除鼻によって仮数部のデータ有効表現術ｉ
４８ビットの梢厩を確保すればよく、そのために上記ス
テップ１からステップ４の４段階の演算で除′Ｊ４．を
実現している。

ステップ１では除数りの近似逆数ＲＯを精度３０ビット
でめる。次にステップ２で精度を４７ビツトまで向上さ
せてＲｓ’にめ、ステップ３、ステップ４で、ＮＸＲＯ
ＸＲ，を１弄して藺Ｑを丼出している。謁２図は、この
除算処理における精度向上の様子を示したものである。

従来技術では上記４ステツプから成るベクトルデータの
除算処理を、次に示すような命令およびハードウェア構
成で実現している。

ステップ１の精度３０ピットの近似逆畝几Ｏをめる処理
は、この処理のためだけに用意されたＦｌｏａｔｉｎｇ
　ｐｏｉｎｔ　ｒｅｃｉｐｒｏｃａｌ　ａｌ）ｌ）ｒｏ
ｘｉｍ３ｔｉ□ｎ命令で行われる。

ステップ２の処理は、この処理のためだけに用意された
ｌ（、ｅｃｉｐｒｏｃ２１１ｔｅｒａｔｉｏｎｓ　命令
で処理される。

ステップ３およびステップ４の処理は、通常の浮動／」
・数点ベクトル乗算命令を用いて処理される。

以上の処理のために従来では浮動小数点栄典ユニットお
よび浮動小数点逆数近似ユニットが用いられる浮動小数
点乗算ユニットは、迫′にのベクトル乗Ｊｌ命令の処理
に用いられる演算器で、１マシンサイクルピツチで次々
と送られてくるデータをパイプラインで処理し、１マシ
ンサイクルに１演＃鮎釆の割合で乗算結果を出力するバ
イグライン構造の乗算器でおる。浮動小数点逆数近似ユ
ニットは、ｐｌｏａｔｊｒｌｇ　ｐｏｊｎｔ　ｌ（、ｅ
ｃｉｐｒｏｃ４１ＡＴ；）ｐｒｏｘｉｍＢ　ｔ　ｉ□ｎ
命令を処理すルユニットテ、１マシンサイクルピツチで
久々と送られてくるデータの精度３０ビツトの近似的な
逆数をパイプ２インで鼻出し、１マシンサイクルに１演
算結果の割合で近似逆数を出力するパイプライン構造の
演算器である。

上記のことかられかるように、従来ベクトルデータの除
算においては、浮動小数点逆数近似ユニットｔ１回、浮
動小数点栄舅ユニットを３回に用して、いずれもパイプ
ラインで処理されるｐｌｏｔｔｉｎｇ　ｐｏｉｎｔ　Ｂ
ｅｃｉｐｒｏｃａｌ　Ａｐｐｒｏｘｊｌｎａｔｉｏｎ命
令を１回、１（ｅｃｉｐｒｏｃａＩ　ＪｔｅｒａｔｌＯ
ｎ８　命令を１回、浮動小数点乗算命令を２回、１４命
令を実行してベクトルデータの除Ｊ！ヲパイプライン的
に処理する。このような処理方式では、ベクトルデータ
の成典処理に４命令の実行を必要とし処理時間がかかる
とともに、除算処理のために浮動小数点乗算ユニットが
使用されている間、通常の來昇処理が行えないといった
問題がある。また、間Ｑを得るまでに、ステップ２．ス
テップ３のつ団瀦果几１．Ｎ１を商Ｑを侍るまでの中間
結果として保持する必要があり、余分の１白、は鎖酸あ
るいはベクトルレジスタが必要であるといった問題があ
る。

〔発明の目的〕

本発明の目的は、乗算を繰υ返して藺をめる除算方式を
採用しているベクトル処理装置において、ベクトルデー
タの除算をパイプラインで高速に処理する回路を提供す
ることにある。

〔発明の概賛〕

本発明の符似とするところは、筒速性を２１ｉ＄するた
めに候数個のパイプライン演算器を装備したベクトル処
理装置において、乗算処理を繰シ返して藺をめる除算方
式を採用してベクトルデータの除Ｊｌを行うとき、曲を
めるまでに心安な乗算を専用に処理する乗算回路を用意
することはせず、ベクトルデータの乗Ｊ１行う命令の処
理に使用することを目的として設けられたパイプライン
乗算器２個をＭ慎重に結合し、かつ連動して動作させて
除算に必要な９．典処理を行い、除算をパイプラインに
て筒速に処理するところにある。すなわち、２個のパイ
プライン乗算器を組とし、一方の乗算器の出力結果を他
方の乗算器に込るデータバスを設けることによ９２個の
パイプライン乗算器を頴合し、また後者のパイプライン
乗算器とデータの供給口を共用する除算専用のパイプラ
イン構造の付加回路を設け、これらを連動して動作させ
ることによシ、ベクトルデータの除算をパイプ２インで
処理する。パイプラインによる味昇は、入力オペランド
として除数を指足し、その近似的な逆数を出力オペラン
ドとする命令、お↓び入力オペランドとして被除数、除
数、除数の近似的な逆数を指定し、藺を出力オペランド
とする命令の付８ｒ２命令を浬絖して実行することによ
シ行われる。

〔発明の実施例〕

以下、実施例を用いて本発明の詳細な説明する。

本発明における除算方式は、逆数近似方式を基本として
いる。本実施例においては、７Ａ３図にボず浮動小数点
データ形式をもつベクトル処理装置を考える。ベクトル
処理装置のデータ派現形式がどのような形式であるかは
本発明の本質ではない。

本実施例で扱うデータ表現形式は、第３凶に示す如く、
符号部を１ビツト、指数部をｅビット、仮数部をｍビッ
トで表現している。また、仮数部の小数点は仮数部の先
頭に位置する。

逆数近似方式による除算で荷に関係あるのは、仮数部の
嵌現桁数であり、第３図のデータ衣現形式では、仮数部
の有効桁数はｍビットであるので逆数近似方式による除
算において、乗算の繰シ返しによシ、精度ｍビット（精
度２−”　）の藺をめればよい。

本実施例においては、近似逆数表に記憶させておく除数
の第一次近似逆数は梢Ｋｔビットとし、かつ、第一次近
似逆数のｎ度と浮動小数点有効桁数との間には次の関係
がある。

６ｔ≦ｍ（７ｔ　μｍ 即ち、近似逆数表を引いて得られる除数の第一次近似逆
数に対し、浮動小数点有効桁数ｍビットを満たす藺を得
るには、逆数近似方式によシ乗算を繰り返すことによυ
、精度を６倍に上げる必要がある。第３図に、第一次近
似逆数の精度ｔと浮動小数点データ仮数部有効桁数ｍと
の関係を示す。

本実施例において、被除数をＮ１除ｅ、をＤとし、近似
逆数表を引いて除数りの第一次近似逆数であるｒを得て
から、精度を６倍に上げて、商を得るまでの原理は次の
通ｐである。

藺Ｑを得るまでの処理は、次の６ステツプより成ｚ０ ステップ１　： 除数りの仮数部上位ｔビラトラもとに、近似逆数衣を引
いて、除数りの第一次近似逆数ｒを得る。第一次近似逆
数ｒの精度は前述のようにｔビットであるので、第一次
近似逆数ｒを得るのに必要な除数りのビット数は、仮数
部ｍビットのうちの上位ｔビットでよい。

ステップ２　： ｒｔ　＝１＋（１−１）ｘ　ｒ）　＋（１−ＤＸｒ）２
μθ の岨其。

ステップ３　： 几０＝ｒｘｒＩ　Ｈ の計算。

ステップ４　： Ｒｔ　＝　２−Ｄ　Ｘ　Ｒｏ　ｕｌ の計算。

ステップ５　： Ｎ　１　＝　Ｎ　Ｘ　ｆｉ、　Ｏ四 の計算。

ステップ６　： Ｑ　＝　Ｎ　Ｉ　Ｘ　Ｒ１ンｐ の計算。

次に上記ステップ１からステップ６の処理で、精度ｍビ
ットの商Ｑが得られることを示す。

除数りと第一次近似逆数ｒを乗じると１に近い櫨となシ
、その誤差をε（０≦さく１）とすると次式がいえる。

ＤＸｒ＝１±ε　＠ 誤着εは第一次近似逆数ｒが浮動小数点仮数部有効桁数
ｍビットよシ小さいｔビットの精度しが持たないことに
起因する。

式住η、（至）、四、（至）、ンυと弐四よ９次の一連
の式が導かれる。

−１−１）Ｘｒ＝ｌ−（１±６） ＝王ε　■ ・　（１−ＤＸ　ｒ　）”−ｇ　”　＠・　ｒ１＝１干
ε＋ε２　（至） ＊　ＤＸＲ，＝Ｄｘｒｘｒｌ ＝（１±ε）（１不ε＋ε２） ＝１±６３　（２） ・　几ｌ　＝２ＤＸＲ◎ −２−（１±６３　） ＝１＋ε３ｖ０ −　ｌ）　Ｘ　ＲＯＸ　Ｒ１＝　（１±６３　）（１＋
ｇ３　）＝１−６６　＠ 式（至）よシ、Ｄｘ几ｏＸＲｔを計算することによって
、除数りの逆数の積置が、第−次近似逆ｅｒのεからそ
の６倍のｎ度であるε６に上がシ、浮動小数点データ仮
数部有効表現桁数以下の精度となる。

従って、商Ｑを Ｑ−Ｎ　Ｘ　Ｒｏ　ＸＲ１＠ とすれば、 〜ＮＸＲＯＸＦ＆１　＜ となって、浮動小数点データ仮数部有効桁数の精度を満
たす値となる。

上述のステップ５．ステップ６は式に）を計算するため
のものである。

本実施例においては、商を得るまでに必要な上述のステ
ップ１からステップ６までの処理を次のようにして実現
する。即ち、ステップ１がらステップ３までの処理’ｋ
　’Ｖ　Ｅ　Ｒ命令（ｖｅｃｔｏｒｇｌｅｍｅｎｔｗｉ
ｓｅ　１（ｅｃｉｐｒｏｃＢｌ命令）で行う、　ＶＥＲ
命令の出力結果は式恨樽で与えられる凡０であシ、ＲＯ
は式に）から、除数りの誤差ε３の近似的な逆数となっ
ている。従って、ＶＥＲ命令は、而Ｑを得る中間結果を
出力する命令であるとともに、近似逆数を算出する命令
ともなっている。ステップ４からステップ６の処理はＶ
ＢＤ命令（ＶｅｃｔｏｒＥｌｅｍｅｎｔｗｉｓｅ　Ｄｉ
ｙｊｄｅ命令〕で行う。

このように、前記のステップ１がらステップ６までの除
算の処理を、ＶＥＲ命令、ＶＥＤ命令の２個の命令を連
続して実行することにより行う。

ＶＥＲ命令およびＶＥＤ命令の処理は、通常の乗算命令
−ＶＥＭ命令（■ｅｃｔｏｒ　ｇｌｅｒｎｅｎｔｗｉ３
ｅＭＨ１ｔｉｐｌｙ命令）と呼ぶことにする−をパイプ
ラインで処理するパイプライン乗算器および除算処理の
ために設けたパイプライン構造の除算回路を連動させて
動作させることによシ、パイプラインで処理される。以
下、処理の内容を詳細に示す。

最初に、パイプライン乗算器の構造例を示す。

第４図はパイプライン乗算器の侮成を示したものである
。第４図の中で、１．２１’ｔ、それぞれ被乗数、乗数
が送られてくるデータバス、３は栄其紹果を出力するデ
ータバス、１０〜１７はデータレジスタ、２０〜２３は
倍数発生回路、３０〜３３はＣ８Ａトリー（Ｃａｒｒｙ
　５ａｖｅ　Ａｄｄｅｒ）　リー）、３４はパラレルア
ダー、４０は第１部分積のキャリー出力レジスタ、４１
は第１部分積のサム出力レジスタ、以下４２〜４７は第
２部分積、第３部分積、第４部分積のキャリー出力レジ
スタおよびサム出力レジスタ、４８は乗：Ｊｌ：Ｉ＃ｉ
果レジスタである。第４図に示すパイプライン乗算器の
乗算方式は既に公知の技術であって、乗数を２ビット単
位でデコードして被乗数の倍数を発生させ（＊数の仮数
部は８ｇ３図に示した如くｍビットであるので、７個の
倍数が発生される）、これら倍数をＣＢｒｒｙＳａｖｅ
　Ａｄｄｅｒおよびパラレル・アダーで加算して米鼻結
果を得るものである。第４図の例では、ｍビットと、デ
ータレジスターｏに保持される被乗数を倍数発生回路２
ｏに入力して倍数を発生させ、これらの倍数をＣ８Ａ）
！Ｊ−３０に入力して加算し、データレジスタ４ｏにキ
ャリー出力、データレジスタ４１にサム出力を得る（第
１部分積の算出）。次に、乗数の第２下位−ビットと被
乗数を倍数発生回ｊｉｌ）２１に入力して倍数を発生さ
せ、これらの倍数と第１部分積のキャリー出方、サム出
力とをＣ８Ａ）り　−３１で加算して、第２部分積のキ
ャリー出力、サム出力をそれぞれデータレジスタ４２．
４３に得る。以下同様の処理をして一第４部分槓のキャ
リー出力をデータレジスタ４６、サム出力をデータレジ
スタ４７に得、これらをパラレルアダー３４で加算して
、データレジスタ４８に最終積を得る。

第４図に示した例では、上記に示した末其処理カハイフ
ラインで行える構造となっている。即チ、入力データで
ある被乗数および乗数がそれぞれデータバス１および２
から処理装置の基本処理単位時間である１マシンサイク
ルに１データの割付で次々と送られてくる。最初に送ら
れてきた被乗数および乗数がそれぞれデータレジスタ１
０．１４にセットされると直ちに第１ｓ分禎の計算にｓ
ｂ、１マシンサイクル後にキャリー出力、サム出力がデ
ータレジスタ４０．４１にまる。これと同時に、最初に
送られてきた被乗数はデータレジスタ１５にセットされ
、データレジスタ１ｏおよび１４には第２膏目に送られ
てきた被乗数および乗数がセットされる。以下同様に、
最初に送られてきたデータの第２部分績がデータレジス
タ４２゜４３にまるとき、データレジスタ４０．４１に
は第２膏目に送られてきたデータの第１部分績が、また
データレジスタ１０．１４には第３番目に送られてきた
被乗数および乗数がそれぞれセットされる。そして、デ
ータレジスタ４８に最初に送られてきたデータの最終積
がまるとき、第２１Ｆ目に送られてきたデータの第４部
分積がデータレジスタ４６．４７に、第３査目に送られ
てきたデータの第３部分績がデータレジスタ４４．４５
に、第３着目に送られてきたデータの第２部分棟がデー
タレジスタの４２．４３に、第４査目に送られテキたデ
ータの第１部分績がデータレジスタ４０゜４１に、第５
査目に送られてきた被乗数および乗数がデータレジスタ
１０．１４にセットされている。

このようにして乗算がパイプラインで処理され、最初に
送られてきたデータの乗算結果がデータバス３を介して
送出されると、以後エマシンサイクルピッチで次々と乗
算結果が送出される。

次に、前記のステップ１からステップ６までの除算処理
を、第４図に示したパイプライン乗算器２個および除算
専用のパイプライン構造の付加回路を有機的に納会して
処理する実施例を第５図を用いて詳細に説明する。

第５図において、１および３はパイプライ／乗算器であ
って、構造は第４図に示したパイプライン乗算器と全く
同じである。パイプライ／乗算器１および３は独立に動
作することができ、ベクトルデータの乗算を行うＶＥＭ
命令をそれぞれ独立に処理できる。即ち、パイプライン
乗算器１でＶＥＭ命令を処理する場合は、データバス１
０゜１１から被乗数データ、乗数データが次々と供給さ
れ、乗算結果がデータバス１２かう次々と送出される。

またパイプライ／乗算器３でＶＥＭ命令を処理する場合
は、データバス１３．１４から被乗数データ、乗数デー
タが次々と供給され、乗算結果がデータバス１５から次
々と送出される。パイプライン乗算器１と３で別のＶＥ
Ｍ命令を同時に処理することが可能である。

次に、第５図に示した実施例における除算処理の動作を
説明する。第５図に示した実施例において除算処理を行
うとき、回路の構成上次の点が特徴的である。

（１）　第５図において、４はパイプライン除算付加回
路であシ、前記の除算処理ステップ１からステップ６の
うち、ステップ２とステップ５の処理を行うために特別
に設けられた回路であシ、パイプライン構造となってい
る。パイプライン除算付加回路の内部構成の詳細はの入
力データの供給口は、パイプライ／乗算器３０入力デー
タの供給口と共通となっておシ、パイプライン除算付加
回路４にデータを供給するときは、パイプライン乗算器
３にデータを供給するデータバス１３．１４から、デー
タバス１９．２０ｆｔ介して行われる。

（３）第５図において、パイプライン除算付加回路４の
出力データはデータバス１７．１８′を介してパイプラ
イン乗算器３へ送られる。

（４）　（２）、　（３）より、パイプライン除算付加
回路４は専用の入力データ供給口および出力データ送出
口を持たず、パイプライン乗算器３に併設された付加回
路の性格をもつ。便って、第５図において、第５図の回
路を含むベクトル処理装置からみたとき、パイプライン
除算付加回路４は１個の独立した演算器でなく、パイプ
ライン乗算器３と合わせた回路が１個の演算器として扱
われる。第５図において、パイプライ／乗算器とパイプ
ライン除算付加回路を会わせた回路２を、除算付加機構
付パイプライン乗算器と呼ぶ。即ち、本実施例における
除算処理専用に設けたパイプライン除算付加回路４は、
ベクトル処理装置全体から見た場合、大量のベクトルデ
ータのやシとシをするデータバスを新たに設ける必要が
ないという点で有利であり、本実施例の特徴の１つであ
る。

（５）第５図において、パイプライ／乗算器１の出力デ
ータを、パイプライン乗算器３に送るデータバス１６が
ちシ、且つ、その間にビット反転回路２１が入っている
。

（６）第５図において、３０．３１はデータバスセレク
ト回路であｐ１データバスセレクト回路３０はパイプラ
イン乗算器３へ被乗数データを供給するパス１３、パイ
プライン除算付加回路４の出力データを送るパス１７、
パイプライン乗算器１の出力データをビット反転したデ
ータを送るパス１６のいずれかを選択することができ、
またデータセレクト回路３１は、パイプライン乗算器３
へ乗数データを供給するパス１４、パイプライン除算付
加回路４の出力データを送るパス１８のいずれかを選択
することができる。

次に、パイプライン除算付加回路４の内部構成を説明す
る。第５図において、４０〜５１および７８．７９はデ
ータレジスタ、６０〜６２は第４図で説明した＋ｆ！数
発生回路と同一の回路、６３〜６５は第４図で説明した
Ｃ８Ａ）ＩＪ−と同一の回路、６６．６７は第４図で説
明したパラレルアダーと同一の回路、７０〜７５はそれ
ぞれＣ８Ａトリー６３〜６５のキャリー出力レジスタ、
サム出力レジスタ、７６．７７はそれぞれパラレルアダ
ー６６．６７の出力レジスタ、３２．３３はデータバス
セレクト回路である。また、第５図において８０は記憶
回路でろって、近似逆数表の登録を目的とする。以上の
構成をもつパイプライン除算付加回路４は機能的には次
の３つのコンポーネントから構成されている。

（１）　乗数巾−ビットのパイプライン乗算器第５図の
データレジスタ４０、倍数発生回路６０、Ｃ８Ａトリー
６３、パラレルアダー６６、データレジスタ７０，７１
゜７６で構成される回路は、データレジスタ４０に貯え
られているデータを被乗数、記憶回路８０から読出した
データを乗数とするパイプライン乗算器となっている。

乗数のビット数は、倍数発生回路６０、Ｃ８Ａトリー６
３が第４図で説明したそれらと同一であるので一ビット
である。

（２）　乗ｉ中−ビットのパイプライン＊算器データレ
ジスタ４８〜５１、倍数発生回路６１．６２、Ｃ８Ａ）
リー６４．６５、パラレルアダー６７、データレジスタ
７２〜７５および７７で構成される回路は、データレジ
スタ４８に貯えられているデータを被乗数、データレジ
スタ４９に貯わえられているデータを乗数とするパイプ
ライン乗算器となっている。乗数のビット数は、＠４図
で説明したものと同じ倍数発生回路、ットである。

（３）近似逆数表 第５図の記憶回路８０は、データレジスタ４０に貯わ見
られているデータをアドレスとしてデータを読出すもの
で、除算処理における第一次近似逆数を保持する近似逆
数表として使われる。

このように、パイプライン除算付加回路は除算処理のた
めに特別に用意されてはいるが、回路構成は通常のパイ
プライン乗算器と類似したものとなっておシ、回路実現
上Ｍ利である。

以上のような特徴的７Ｊ：構成をもつ第５図の実施例に
おいて、前記のステップ１からステップ６の除算処理が
パイプラインで実行される様子を次に説明する。本笑施
例における除算処理は前述のように、ＶＥ几命令　ＶＥ
Ｄ命令のＨｔ２個の命令で行われる。

（１）ＶＥＲ命令の処理 ＶＥＲ命令は除数りを入力データとし、前記のステップ
トステツプ３の処理を行って、弐賭で与えられる除数り
の近似的な逆数几０を出力データとして出力する。処理
は＠５図の除算付加愼構付パイプライン乗典器２を用い
て行われる。以下各ステップ毎に処理の詳細を示す。

ステップ１： 入力データ除数りが、第５図のデータバス１３および１
９を介して１マシンサイクルピツチで次々と供給され、
データレジスタ４０にセットされる。データレジスタ４
０にセットされた除ｉＤの仮数部ｍビットのうちの上位
ｔビットをアドレスとして記憶回路８０に登録されてい
る近似逆数を引き、除数りの第一次近似逆数ｒを得る。

ｒのビット巾はｔビットである。

ステップ２： 除数りおよび第一次近似逆数ｒよシ次式を計算する。

ｒｔ＝１＋（１−ＤＸｒ）＋（’１−Ｄｘｒ）”　（１
７）まず、 １−Ｄｘｒ　（３１） の計算をバイグライン除算付加回路４の中の乗数巾−ピ
ットのパイプライン乗算器で行う。

第一次近似逆数ｒはｔビット巾であり、またｔと浮動小
数点仮数部ビット数ｍとの間には式（ｔ！９に示す関係
がおシ、 が成立する。

従って、式（３１ンの計算で、Ｄｘｒは、Ｄを被乗数、
ｒを乗数として乗数中−ビットの〕くイブライン乗算器
で計算できる。

実際には式（３１）　’に変形して式（３３）の形で計
算する。

１　＋Ｄｘ　（−ｒ　）　（３３） 式（３３）の計算において、 ・　乗数をｒから−ｒとする処理は第６図のビット反転
回路８１で行われ１の補数化を行い処理する。

・　値１の加算は、倍数発生回路７５で発生された倍数
をＣ８Ａトリー７０で加算するときに、値１発生回路８
２の出力を合わせて加算することにより処理する。

以上の処理によシデータレジスタ４４に式（３３）の値
がまる。これらの処理はパイプラインで行われる。即ち
、データバス１３゜１９を介して除数りが１マシンサイ
クルピツチで次々と供給され、第−蕾目のデータの演算
結果がデータレジスタ７６にセットされるとき、第２４
ｉ目のデータの部分積がデータレジスタ７０．７１に、
第３蕾目のデータがデータレジスタ４０にセットされる
。

次に、式（３３）の計算結果を用いて式αηを計算する
。式［７Ｊの計算はバイグライン除算付加回路４の中の
乗数巾−ビットのパイプライン乗Ｘ器を用いて行う。成
仏りの計算は、成仏ηを式（３４）のように変形して何
う。

１＋（１−ＤＸｒ）　・（１＋（１−］）Ｘｒ））（３
４）即ち、データセレクト回路３２．３３をデータレジ
スタ７６の値を選択するように制御し、データレジスタ
７６に得られた（１−ＤＸｒ）の１ｉ［を乗数としてデ
ータレジスタ４９にセツトシ、データレジスタ７６にイ
尋られｆｃ１直を十１回％８３を通して得られる値（１
＋（１−ＤＸす）を被乗数としてデータレジスタ４８に
セットする。

データレジスタ４８．４９に被乗数および乗数がセット
されると、倍数発生回路６１゜６２、Ｃ８Ａ）リ−６４
，６５、パラレル・アダー６７を用いてパイプラインで
乗算処理が開始される。

また式（３４）における値１の加算は、式（３３）の計
算において用いたのと同じ手法で、倍数発生回路６１が
発生した倍数をＣ８Ａト！Ｊ−６４で加算するときに値
１発生回路８４の出力を付わせて加算することによ多処
理する。

以上の処理によシ式αηの値ｒ！がデータレジスタ７９
にまる。

また記憶回路８０から読み出された第一次近似逆数ｒは
、それと対応する弐αηをめるまでの乗算処理が進行す
るのと同期してデータレジスタ４２〜４７を進む。即ち
、第Ｉ前月（ｌは自然数）のデータに対応する式ｕ′Ｄ
の演算結果ｒ１（りがデータレジスタにセットされると
き、データレジスタ４７には、第ｉ希目のデータに対応
する第一次近似逆数ｒ　（ｉ）がセットされる。

なお、式（３４）の計算において、乗数１−ＤＸｒのｌ
Ｊ［は式Ｑで与えられ、ｔピットおれはよいので、式（
３２）の関係よシ乗数巾−は充分で２ ある。

ステップ３： 式四の乗算処理はパイプライン乗算器３を用いて行われ
る。

即ち、データバスセレクト回路３０をデータバス１７を
選択するように制御し、またデータセレクト回路３１を
データバス１８を選択するように制御して、データレジ
スタ４７に得られた値ｒおよびデータレジスタ７７に得
られた値ｒ１　をそれぞれデータレジスター００，１０
１に取シ込む。データレジスター００，１０１にデータ
が取シ込まれると、パイプライン乗算器３が第４図の説
明で述べたように動作し、式Ｑ８の乗算処理がパイプラ
インで処理され、演算結果Ｒｏがデータレジスター０２
に得られ、データバス１５を介して、ＶＥＲ命令の演算
結果として送出される。

以上示したＶＥＲ命令の処理において、入力データであ
る除数りがデータレジスタ４ｏにセットされてから演Ｋ
Ｍ果Ｒ，がデータレジスタ１０２にまるまでの一連の処
理はパイプラインで行われ、データバス１３．１９を介
して１マシンサイクルピツチでベクトルデータを次々と
供給するとき、第１蕾目のデータの演ＫＭ来がデータバ
ス１５を介して送出されると、以後１７シンサイクルピ
ツチで次々と演算結果が送出される。

（２）ＶＥＤ命令の処理 ＶＥＤ命令は、被除数Ｎ１除数りおよびＶＥＩＬ命令の
演算結果である几０を入力データとし、θσ記のステッ
プ４〜ステツプ６の処理を行って、商Ｑを出力データと
して出力する。処理は第５図のパイプライン乗算器１お
よび除算イづ加慎楕付パイプライン乗算器２を連動して
動作させることによｐ行う。以下各ステップ母の処理の
詳細を示す。

ステップ４： 弐μ鐘の演算はパイプライン乗算器１により行われる。

Ｒ１＝２　ＤＸＲｏ　ｕｌ 第６図において、データバス１０を介して除数Ｄ１デー
タバス１ｌｔ−介して近似逆数几０が１マシンサイクル
ピツチで次々と供給される。除数りおよび近似逆数几０
がそれぞれデータレジスタ２００．２０１にセットされ
ると、パイプライン乗算器１が第４図の説明で述べたよ
うに動作し、Ｄ　Ｘ　Ｒｏの乗算処理がパイプラインで
処理され、ｆｆ１Ｊ！結果がデータレジスタ２０２に得
られる。

ＤＸＲｏＯ値を２から減じてＲ１１をめる処理は、ＤＸ
Ｒｏの値の２の補数値を倚ることに相当し、これは、ビ
ット反転回路２１゜＋１回路２２によシ実現される。

以上によシ得られた値Ｒ１はデータバス１６を介して除
算付加機構付パイプライン乗算器２へ送られる。

ステップ５： 式（イ）の乗算処理はパイプライン除算付加回る。

Ｎ　ｔ　＝　Ｎ　Ｘ　Ｒｏ　し１ 第５図において、データバス１３および１９を介して被
除数Ｎ１データバス１４および２０を介して近似逆数凡
０が１マシンサイクルピツチで次々と供給され、それぞ
れデータレジスタ４０および４１にセットされる。

本ステップの処理においてはデータバスセレクト回路３
２はデータレジスタ７８を選択、データバスセレクト回
路３３はデータレジスタ７９の値を選択するよう制御さ
れる。データレジスタ４０にセットされた被除数Ｎは、
データレジスタ７８、データバスセレクト回路３２を介
してデータレジスタ４８にセットされる。同様に、デー
タレジスタ４１にセットされた近似逆数几０はデータレ
ジスタ７９およびデータバスセレクト回路３３を介して
データレジスタ４９にセットされる。

データレジスタ４８にセットされたＮｆ：被乗数、デー
タレジスタ４９にセットされたＲｅを乗数として、倍数
発生回路６１，６２、Ｃ８Ａ）リー６４．６５、パラレ
ルアダー６７ｔ″用いて弐〇７１の乗算処理がパイプラ
インで行われ、結果Ｎ１がデータレジスタ７７に得られ
る。

式（至）の乗算処理において、乗数となる几◎は式に）
に示した精度をもつ。即ち、弗−次近似逆数ｒの楕匿の
３倍の精度をもつ。第一次近似逆数ｒがｔビットで表現
されるから、几０は３Ｘｔビツトで表現すれば精度的に
問題ない。ｔと浮動小数点仮数部有効桁数ｍとの間には
弐Ｕωの関係があるので、 て問題はない。

ここで、ステップ４およびステップ５の処理は同期して
行われる。即ち、１マシンサイクルピツチで次々と入力
データが供給されるとき、第ｉ査目の除数Ｄ１第ｉ番目
の被除数Ｎ、第ｉ査目の近似逆数Ｒｏがデータレジスタ
２００，１００゜１０１および２０１にセットされるの
は同一時刻である。さらに、第１着目の除数Ｄ１近似逆
数１１１１ｏがそれぞれデータレジスタの２００．２０
１にセットされてから、ステップ４の演算においてＤ　
Ｘ　Ｂ　ｏＯ値がデータレジスタ２０２にセットされる
までの時間と、第１査目の被除数Ｎ、近似逆数Ｒｏがそ
れぞれデータレジスタ４０．４１にセットされてから、
ステップ５の演算結果Ｎｌがデータレジスタ７７にセッ
トされるまでの時間は共に５マシンサイクルとなるよう
、パイプライン乗膵器１およびパイプライン除丼付加回
路４はｍｔ戊されている。従って、次に説明するステッ
プ６の処理において、第１査目のＲ１、第Ｉ針目のＮｌ
がそれぞれデータレジスタｉｏｏ、ｉｏｉにセットされ
るのは同一時刻である。

ステップ６： 式ンυの乗算処理がパイプライン乗算器３で処理される
。ＶＥＤ命令実行時、第６図のデータバスセレクト回路
３０はデータバス１６を選択、データバスセレクト回路
３１はデータバス１８を選択するよう１ｔｔｌＪ御され
る。

パイプライン乗算器１でパイプラインで計算されたステ
ップ４の結果几１はデータバス１６を介してｌマシンサ
イクルピッチで次々と送られ、データレジスタ１００に
セットされる。またパイプライン除算付加回路でパイプ
ラインで計算されたステップ５の結果Ｎ１ｋｉｆ−タバ
ス１８を介してｌマシンサイクルピッチで仄々と送られ
、データレジスタ１０１にセットされる。このとき、前
にも述べた通シ、第１着目のＲ１がデータレジスタｉｏ
ｏ。

第ｉ査目のＮ１がデータレジスタ１０１にセットされる
のは同一時刻である。

Ｒ，およびＮｌがそれぞれデータレジスタ１００．１０
１にセットされると、パイプライン乗算器３が第４図の
説明で述べたように動作し、式ｅυの乗算処理がパイプ
ラインで行われ、演＄Ｍ来がデータレジスタ１０２に得
られる。データレジスタ１０２に得られたデータはＶＥ
Ｄ命令の乗算結果、曲Ｑとして、データバス１５を介し
て１マシンサイクルピツチで次々と送出される。

以上示したＶＥＤ命令の処理において、入力データであ
る除ＩＩＬＤ、被除数Ｎ１近似運数Ｒｏがそれぞれデー
タレジスタ２００，１００，２０１゜１０１にセットさ
れてから出力データでめる曲Ｑがデータレジスタ１０２
にまるまでの一連の処理はパイプラインで行われ、入力
データが１７シンサイクルピツチで次々と供給されると
き、第１査目のデータの演算結果がデータバス１５を介
して送出されると、以後１マシンサイクルピツチで次々
と演算結果が送出される。

以上第５図を用いて説明した本発明の実施例においては
、乗算を繰シ返して曲をめるｆｕ、近似方式のベク）／
レデータの除算を、第５図に示した回路を用いて、ＶＥ
Ｒ命令、ＶＥＩ）命令の２茄令を連続して実行すること
によシ行う。さらに、ＶＥＲ命令、ＶＥＤ茄令はいずれ
もパイプラインで処理され、それぞれ１マ７ンサイクル
に１演昇結果が得られる。従って、第５図の実施例では
而Ｑが等測的に２マシンサイクルに１演算結果の割付で
得られる。

第６図は、第５図に示したベクトル除算処理用の回路構
成を會むベクトル処理装置の一実施例を示したものでお
る。第６図において、パイプライン乗算器１、除算付加
機構付パイプライン乗算器２、データバス１０〜１６は
第５図のそれらと対応している。主記憶装置１００はベ
クトルデータやベクトル命令列を保持する、２ｏｏはベ
クトルレジスタ群でろって、主記憶装置とパイプライン
演算器との間に位置し、ベクトルデータを一時的に記憶
するためのものである。第６図の実施例ではベクトルレ
ジスタはＮ本あムそれぞれｏ、１゜２、・・・、Ｎ−１
と着力付けされている。また谷ベクトルレジスタは最大
り個の要素から成るベクトルデータを保持することがで
きるようになっている。データバス１０１〜１０５は主
記憶装置とベクトルレジスタとの間のデータ転送を行う
ものである。

２０６はベクトルレジスタ読出／誓込制御回路であって
、ベクトルレジスタとパイプライン演算器との間のデー
タバスの頴会関保ｆｔｆｔ？ｌＪ　呻するものである。

データバス２０１〜２０５はベクトルレジスタとベクト
ルレジスタ読出／誓込制御回路との間のデータバスであ
る。

３００はベクトル命令レジスタ（ＶｅｃｔｏｒＩｎｓｔ
ｒｕｃｔｊｏｎ　Ｒｅｇｉｓｔｅｒ、Ｖ　Ｉ　Ｒと略す
）でろって、データバス３０４を介し−Ｃ王記憶装置か
ら読出されたベクトル命令を一時的に保持するレジスタ
である。

３０１はベクトル命令レジスタ３００に保持されている
ベクトル命令を解読する回路であって、信号線３０２は
ベクトル命令の解読結果をベクトルレジスタ続出／費込
制御回路へ通知するためのもの、また信号線３０３は、
第５図で示した除繕−付加愼構付パイブライン乗昇器２
内のデータセレクト回路３０，３１，３２．３３を制御
するためのものである。

なお、第６図の実施例においては、パイプライン演算器
として除算処理に関係のある２個のパイプライン演算器
のみを示したが、他にパイプライン演算器がβっても着
しつかえない。

第７図は、第６図に示したベクトル処理装置において除
算を実行するためのベクトル命令列の一例を示したもの
である。第７図において、命令■■は主記憶装置上にあ
るベクトルデータ被除数Ｎ。

除ｅｉＤをそれぞれベクトルレジスタのＯ蒼＋を蕾にロ
ードするｖｅｃｔｏｒ　ＬｏａＤ命令（略号Ｖｌ、Ｄ）
である。命令■は前記で示したＶ　Ｅ　Ｒ命令であって
、命令■によってベクトルレジスタの第１査にロードさ
れた除数りを読出して近似逆数Ｒｅを計算し結果をベク
トルレジスタの第２番に格納するものである。命令■は
前記で示したＶＥＤ命令であって、命令■、■、■でそ
れぞれベクトルレジスタの第Ｏ査、第１査、第２査に格
納されている被除数Ｎ、除数り、近似逆数Ｒｏを読出し
て、閤Ｑ′ｌ１ｆ−計算し結果をベクトルレジスタの第
３番に格納するものである。なお、命令■では、几◎が
格納されているベクトルレジスタ第２査の指定がないが
これは、■ＥＤ命令のオペランドの指定方式として、除
数りが格納されているベクトルレジスタの前号よシ１多
い前号のベクトルレジスタに除数りの近似逆数几０が格
納されていると仮尾して、オペランドの指定数を減らし
ていることによる。

次に、第７図に示したベクトル館令列が第６図に示した
ベクトル処理装置において来信される様子を説明する。

ここでｍ７図の命令■、■は本発明と特に関連をもたな
いので説明を省略する。

（ｉ）ｖＥｇ命令の処理 主記憶装置１００よりデータバス３０４を介して第７図
の命令■、ＶＥ］Ｒ命令が読出されると、ベクトル命令
レジスタ３００にセットされ直ちにベクトル命令解読回
路３０１に送られる。ベクトル館令解読回ｌＮ１３０１
において命令の内容が解読されると、信号線３０２を介
してベクトルレジスタ読出／−込制御回路に対し、デー
タバス２０２とデータバス１３、データバス２０３とデ
ータバス１５全結合し、ベクトルレジスタ第１着からの
データの読出し、およびベクトルレジスタ第２４ｉへの
データの簀込みを指示する。また１ｉ号巌３０３を介し
て、除算付加機構付パイプライン乗算器に対し、ＶＥＲ
命令の処理を指示する。しかる後、ベクトルレジスタの
第１査から除数りを次々と絖出し、データバス２０２及
び１３を介して除算付加機構付パイプライン乗算器に供
胎し、パイプラインで几◎を計其シ、データバス１５お
よび２０３を介してベクトルレジスタ第２蕾へ次々と書
き込まれる。

（２）ＶＥＤ命令の処理 前述のＶＥＲ命令の場曾と全く同様に主記憶装置１００
から胱出された第７図の命令■、ＶＥＤ命令はベクトル
命令解読回路３０１で解読される。ベクトル命令解読回
路３０１で命令の内容が解読されると、信号線３０２を
介してベクトルレジスタ読出／簀込制御回路に対し、デ
ータバス２０１とデータバス１３、データバス２０２と
データバス１０、データバス２０３とデータバス１１お
よび１４ｅそれぞれ粘会し、ベクトルレジスタの第０査
。

第１１！、第２査の続出しおよび第３１への簀込みを指
示する。また信号線３０３を介し、除算付加慎構付パイ
プライン乗昇器に対しＶＥＤ命令の処理全指示する。し
かる俊、ベクトルレジスタの第０査、第１食、巣２査か
らそれぞれ板除数Ｎ、除数り、近似２１２！数Ｒ。

を次々と胱出し、それぞれデータバス２０１と１３，２
０２と１０，２０３と１１および１４を介してパイプラ
イン乗算器１および除算付加機構付パイプライン乗算器
２へ供給し、商Ｑをパイプラインで計算し、データバス
１５および２０４を介してベクトルレジスタ第３査に次
々と書込む。

以上のように、本実施例によれば、通常の乗算処理に用
いるパイプライン乗算器を流用して、ＶＥＲ命令および
ＶＥＤ命令の２命令を用いて、ベクトルデータの除′ｘ
、をパイプラインで処理するとともに、商Ｑを得るまで
の途中経過としてＲｅを保持するベクトルレジスタが１
本で隣むといった特徴がある。

〔発明の効果〕

以上述べたように、ベクトル処理装置において末：ｊ！
を繰シ返して商をめる逆数近似方式によシベクトルデー
タの除算を行うとき、従来は通常の乗算器を用い商を得
るまでに必要なｐｔＡシ返しの乗算と通常の来１４．命
令等を用いて行っていたのに対し、本発明では、通常の
パイプライン乗算処理に用いる２１１ｉ１のパイプライ
ン乗算器に対し、一方の乗算器の出力結果を直接他方の
乗算器の入力データとするパスを設け、また通常のパイ
プライン乗算器と類似した構造をもつ除算処理専用のパ
イプライン構造の付加回路１個を人口データの供給口を
パイプライン乗算器と共用する形で併設し、ベクトル処
理装置内に除算処理専用の大規模な回路を設けることな
く、ベクトルデータの除Ｊ１．をパイプラインで高速に
処理することができる。

【図面の簡単な説明】

第１図は従来の浮動小数点数値データ表現形式を示す図
、第２図は従来の除算処理における積置向上の概念を示
す図、謁３図は本発明の一実施例で扱う浮動小数点デー
タ表現形式を示す図、第４図は本発明の一実施例で扱う
パイプライン乗算器のブロック図、第５図および第６図
は本発明の一実施例を示すブロック図、第７図は本発明
の一実施例テ扱うベクトル命令列を示す図である。 １・・・パイプライン乗算器、２・・・除典付加慎構旬
パイプライン乗算器、３・・・パイプライン乗算器、４
第　１　図 ｆＪ２図 ■　４　図

Claims (1)

【特許請求の範囲】
1. ベクトルデータの乗算命令を処理する目的で用意された
   パイプライン構造の乗算器が処理の高速化等を目的とし
   て少なくとも２個装備され、かつ乗算の繰シ返しによシ
   除算を行う方式を採用したベクトル処理装置において、
   前記乗算器２個を単位にして組とし、一方の乗算器の出
   力結果を他方の重鼻器に直接入力するデータバスと、後
   者の乗算器とデータの入力口を共用する除算処理専用の
   付加回路とを設け、該乗算器２個および該除算専用の付
   加回路を連動して動作させることによシ、ベクトルデー
   タの除算をパイプラインで処理することを％徴とするベ
   クトル処理装置。