JPS6086631A - スキヤンイン方式 - Google Patents
スキヤンイン方式Info
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- JPS6086631A JPS6086631A JP58194805A JP19480583A JPS6086631A JP S6086631 A JPS6086631 A JP S6086631A JP 58194805 A JP58194805 A JP 58194805A JP 19480583 A JP19480583 A JP 19480583A JP S6086631 A JPS6086631 A JP S6086631A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
+a+ 発明の技術分野
本発明は、サービスプロセンサーと他装置間のインクフ
ェτスを制御するサービスプロセッサーアダプターにお
いて、データ、特に該データのパリティ−ビットを他装
置にスキャンインする方式に関する。
ェτスを制御するサービスプロセッサーアダプターにお
いて、データ、特に該データのパリティ−ビットを他装
置にスキャンインする方式に関する。
(b) 技術の背景
−mに、データ処理システムにおいては、データ処理装
置内に設けられている各種レジスタにバイト単位で、パ
リティ−ピントを付加して、データ処理装置内でのエラ
ーチェックを行っているのが普通である。
置内に設けられている各種レジスタにバイト単位で、パ
リティ−ピントを付加して、データ処理装置内でのエラ
ーチェックを行っているのが普通である。
これらのパリティ−チェック回路の機能について、例え
ばサービスプロセンサーから、随時上記バイト単位で、
パリティ−チェック回路のチェックができれば、データ
処理システムの信頼度を向上させることができる。
ばサービスプロセンサーから、随時上記バイト単位で、
パリティ−チェック回路のチェックができれば、データ
処理システムの信頼度を向上させることができる。
然し、一般にサービスプロセッサーからのスキャンイン
機能による、パリティ−ビットを含めたデータの書き込
みは、原則的には凹き込め単位となる他装置のデータレ
ジスタ(例えば、4ハイi・構成)単位であり、バイト
単位のきめ細かい書き込みは行っていない為、上記パリ
ティ−チェック回路のチェックも、バイト単位にきめ細
かくできない難点があり、バイト単位でスキャンインで
きる方式が要望されていた。
機能による、パリティ−ビットを含めたデータの書き込
みは、原則的には凹き込め単位となる他装置のデータレ
ジスタ(例えば、4ハイi・構成)単位であり、バイト
単位のきめ細かい書き込みは行っていない為、上記パリ
ティ−チェック回路のチェックも、バイト単位にきめ細
かくできない難点があり、バイト単位でスキャンインで
きる方式が要望されていた。
(C1従来技術と問題点
従来、サービスプロセッサー(以下SvPという)内の
プログラムが、他装置内のレジスタ又はメモリにデータ
を書き込む(以下スキャンインという)場合、SvPと
他装置間インタフェースを制御するSvPアダプター内
のレジスタを、第1図に示す方法でセットすることによ
り、スキャンイン動作を行っていた。
プログラムが、他装置内のレジスタ又はメモリにデータ
を書き込む(以下スキャンインという)場合、SvPと
他装置間インタフェースを制御するSvPアダプター内
のレジスタを、第1図に示す方法でセットすることによ
り、スキャンイン動作を行っていた。
第1図において、1はSVP 7ダプ9− (SVP
ADP)であって、10は1バイト幅のデータバス、1
1はデータレジスタ(DR)で4パイ) (DRO−D
R3)で構成されている。12はパリティ−ビット発生
回路(PG) 、 13はパリティ−レジスタ(PR)
で、上記データレジスタ(DR) 11のバイト対応の
パリティ−ビット4ビツトで構成される。14はスキャ
ンインコマンドレジスタ(SCR) 、 15はスキャ
ンインアドレスレジスタ(SAR) 、 16は論理和
回路、そして2が他装置(例えば、中央処理装置)であ
り、21は他装置内のスキャンイン対象となるレジスタ
又はメモリ (4バイト構成)である。
ADP)であって、10は1バイト幅のデータバス、1
1はデータレジスタ(DR)で4パイ) (DRO−D
R3)で構成されている。12はパリティ−ビット発生
回路(PG) 、 13はパリティ−レジスタ(PR)
で、上記データレジスタ(DR) 11のバイト対応の
パリティ−ビット4ビツトで構成される。14はスキャ
ンインコマンドレジスタ(SCR) 、 15はスキャ
ンインアドレスレジスタ(SAR) 、 16は論理和
回路、そして2が他装置(例えば、中央処理装置)であ
り、21は他装置内のスキャンイン対象となるレジスタ
又はメモリ (4バイト構成)である。
以下に、従来方式によるスキャンイン動作を説明する。
(1)ハードウェアが生成したパリティ−ビットを使用
する場合(パリティージェネレイトモード)。
する場合(パリティージェネレイトモード)。
(イ)先ず、SvPのプログラムはデータレジスタ(D
RO) 11に、他装置内のレジスタ又はメモリのバイ
トOに対応する書き込みデータをセントする。
RO) 11に、他装置内のレジスタ又はメモリのバイ
トOに対応する書き込みデータをセントする。
同様ニシテ、チータレシフ1.夕(1)Ill −[I
R3) IIに、上記他装置内のレジスタ又はメモリの
ハイ−1、バイト2.バイト3に対応する書き込めデー
タを順次セットする。
R3) IIに、上記他装置内のレジスタ又はメモリの
ハイ−1、バイト2.バイト3に対応する書き込めデー
タを順次セットする。
この時、SVP 7ダブり−(SVII AI)l’
) Iにおいては、データレジスタ(DRO)、データ
レジスタ(DRI ) 、データレジスタ(01?2
> 、データレジスタ(DR3) 11に1バイトのデ
ータが、順次書き込まれる毎に、各々のデータに対する
奇数パリティ−を、パリティ−ビット発生回路(PG)
12において生成して、パリティ−レジスタ(PR)
13のビット0,1,2.3にセットする。
) Iにおいては、データレジスタ(DRO)、データ
レジスタ(DRI ) 、データレジスタ(01?2
> 、データレジスタ(DR3) 11に1バイトのデ
ータが、順次書き込まれる毎に、各々のデータに対する
奇数パリティ−を、パリティ−ビット発生回路(PG)
12において生成して、パリティ−レジスタ(PR)
13のビット0,1,2.3にセットする。
(ロ)次に、SvPのプログラムは、他装置の書き込み
対象のレジスタ又はメモリのアドレスをスキャンインア
ドレスレジスタ(SAR) 15に七ノドする。
対象のレジスタ又はメモリのアドレスをスキャンインア
ドレスレジスタ(SAR) 15に七ノドする。
(ハ) SVPのプログラムはスキャンイン指示をスキ
ャンインコマンドレジスタ(scR) 14にセットす
る。
ャンインコマンドレジスタ(scR) 14にセットす
る。
SVP 7ダプター (SVP ADP ) 1は、ス
キャンインコマンドレジスタ(SCR) 14によって
、スキャンインが指示された時、スキャンインアドレス
レジスタ(SAR) 15が示すアドレスに対応する、
他装置のレジスタ又はメモリ2工に、データレジスタ(
Dl?0〜DR3”) 11及びパリティ−レジスタ(
PI?)13の内容を書き込む(スキャンイン)ように
動作する。
キャンインコマンドレジスタ(SCR) 14によって
、スキャンインが指示された時、スキャンインアドレス
レジスタ(SAR) 15が示すアドレスに対応する、
他装置のレジスタ又はメモリ2工に、データレジスタ(
Dl?0〜DR3”) 11及びパリティ−レジスタ(
PI?)13の内容を書き込む(スキャンイン)ように
動作する。
以上によって、一連のスキャンイン動作が完了する。
+21 S V Pのプログラムが作成したパリティ−
ビットを使用する場合(パリティ−フォーストモード)
。
ビットを使用する場合(パリティ−フォーストモード)
。
SvPのプログラムは、上記(1)(イ)で説明したよ
うにして、データレジスタ(0110−0113) 1
1を七ソトシた後、5VIIのプログラムが各省き込め
データに対応して作成したパリティ−ビットを、1バイ
トデータ(実際には、前半、又は後半の4ビツトデータ
)に編集して、論理和回路16を通してパリティ−レジ
スタ(IIR) 13にセットする。
うにして、データレジスタ(0110−0113) 1
1を七ソトシた後、5VIIのプログラムが各省き込め
データに対応して作成したパリティ−ビットを、1バイ
トデータ(実際には、前半、又は後半の4ビツトデータ
)に編集して、論理和回路16を通してパリティ−レジ
スタ(IIR) 13にセットする。
次に、fllの(ロ)、(ハ)と同し動作を行い、この
モードでのスキャンイン動作を完了する。
モードでのスキャンイン動作を完了する。
以上、詳細に説明した従来方法においては、データレジ
スタ(D1?O〜0113 ) 11全部についての、
パリティージェ未レイトモード又はパリティーフメース
トモードによるスキャンイン動作は可能であったが、1
バイト単位でのパリティーンエネレイトモード又はパリ
ティ−フォーストモ 1によるスキャンイン動作はでき
なかった。
スタ(D1?O〜0113 ) 11全部についての、
パリティージェ未レイトモード又はパリティーフメース
トモードによるスキャンイン動作は可能であったが、1
バイト単位でのパリティーンエネレイトモード又はパリ
ティ−フォーストモ 1によるスキャンイン動作はでき
なかった。
勿論、SvPのプログラムが書き込みデータの全部につ
いて、パリティ−を作成して、パリティ−フォーストモ
ードでスキャンインを行えば可能であるが、1バイトの
み、例えば偶数パリティ−ビットを与える場合にも、残
りの3バイトについてパリティ−フォーストモードで、
パリティービ、。
いて、パリティ−を作成して、パリティ−フォーストモ
ードでスキャンインを行えば可能であるが、1バイトの
み、例えば偶数パリティ−ビットを与える場合にも、残
りの3バイトについてパリティ−フォーストモードで、
パリティービ、。
ト(奇数パリティ−)を作成して、スキャンイン −1
する必要があり、煩雑となる問題があった。
する必要があり、煩雑となる問題があった。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、1バイト単位でのパリ
ティージエネレイトモード又はパリティ−フォーストモ
ードを指示する為のビットを設け、簡単な制御回路を付
加するだけで、1バイト単位のスキャンインを行う方法
を提供することを目的とするものである。
ティージエネレイトモード又はパリティ−フォーストモ
ードを指示する為のビットを設け、簡単な制御回路を付
加するだけで、1バイト単位のスキャンインを行う方法
を提供することを目的とするものである。
te+ 発明の構成
そしてこの目的は、本発明によれば、サービスプロセッ
サーと他装置間のインタフェースを制御する1−ビスプ
ロセンサーアダプターであって、サービスプロセンサー
からの書き込みデータを保持するデータレジスタに対応
して、lハイド小値のパリティ−ビットを保持するパリ
ティ−レジスタを備えたサービスプロセッサーアダプタ
ーにおいて、該パリティ−ピントをハードウェアで自動
生成するか、又はサービスプロセッサーのプログラムが
セットするかを1バイ1一単位毎に指示するビットを設
け、該指示ビットの状態により決まるパリティ−ビット
を、上記パリティ−レジスタにセントして、上記データ
レジスタと該パリティ−レジスタの内容を、他装置に書
き込む方法を提供することによって達成され、サービス
プロセッサーアダプターに簡単な制御回路を付加するだ
&Jで、バイト単位のスキャンインを行うことができる
利点がある。
サーと他装置間のインタフェースを制御する1−ビスプ
ロセンサーアダプターであって、サービスプロセンサー
からの書き込みデータを保持するデータレジスタに対応
して、lハイド小値のパリティ−ビットを保持するパリ
ティ−レジスタを備えたサービスプロセッサーアダプタ
ーにおいて、該パリティ−ピントをハードウェアで自動
生成するか、又はサービスプロセッサーのプログラムが
セットするかを1バイ1一単位毎に指示するビットを設
け、該指示ビットの状態により決まるパリティ−ビット
を、上記パリティ−レジスタにセントして、上記データ
レジスタと該パリティ−レジスタの内容を、他装置に書
き込む方法を提供することによって達成され、サービス
プロセッサーアダプターに簡単な制御回路を付加するだ
&Jで、バイト単位のスキャンインを行うことができる
利点がある。
(f) 発明の実施例
以下本発明の実施例を図面によっζn′を述する。
第2図は本発明の一実施例をブ1コック図で示した図で
あり、第3図は本発明の実施に必要なパリう一イーモー
ド指定回路(PMPC)の詳細を示す図である。
あり、第3図は本発明の実施に必要なパリう一イーモー
ド指定回路(PMPC)の詳細を示す図である。
第2図において、1,2.11〜16.21は第1図で
説明したものと同じものであり、17が本発明の実施に
必要な上記パリティ−モード指定回路(P)IPc)で
ある。
説明したものと同じものであり、17が本発明の実施に
必要な上記パリティ−モード指定回路(P)IPc)で
ある。
第3図において、171.172はアンド回路、173
はオア回路、174は否定回路、そしてビット0〜7は
第1図、第2図で説明したデータバス10の各ビット番
号を示している。
はオア回路、174は否定回路、そしてビット0〜7は
第1図、第2図で説明したデータバス10の各ビット番
号を示している。
以下第2図、第3図によって、本発明の詳細な説明する
。
。
説明の例として、データレジスタ(DRO) 11.
(即ち、バイトO)のデータに対応するパリティ−レジ
スタ(PR) 13のビット0のみをパリティ−フォー
ストモードでセントし、データレジスタ(DR1〜DR
3)のデータに対応するパリティ−レジスタ(PR)
13のビット1,2.3はパリティージェネレイトモー
ドでセントする場合を考える。
(即ち、バイトO)のデータに対応するパリティ−レジ
スタ(PR) 13のビット0のみをパリティ−フォー
ストモードでセントし、データレジスタ(DR1〜DR
3)のデータに対応するパリティ−レジスタ(PR)
13のビット1,2.3はパリティージェネレイトモー
ドでセントする場合を考える。
第1図で説明したのと同じようにして、SvPのプログ
ラムはデータレジスタ(DRO) 11に、他装置内の
レジスタ又はメモリのバイトOGこ対し61゛るデータ
をセットする。
ラムはデータレジスタ(DRO) 11に、他装置内の
レジスタ又はメモリのバイトOGこ対し61゛るデータ
をセットする。
同様にして、データレジスタ(ORI〜DR3) に、
上記他装置内のレジスタまたはメモリのノ\イ1〜l。
上記他装置内のレジスタまたはメモリのノ\イ1〜l。
2.3に対応する書き込みデータを順次セ・71−4’
る。
る。
この時、SvPアダプター(SVP^叶)IGこお番ノ
るパリティ−ビット発生回路(IIG) 12により、
各データに対するパリティービ・ノド(奇数ツク1ノテ
イー)が生成され、パリティ−レジスタ(PR) 13
のビット0,1,2.3にセントされる。
るパリティ−ビット発生回路(IIG) 12により、
各データに対するパリティービ・ノド(奇数ツク1ノテ
イー)が生成され、パリティ−レジスタ(PR) 13
のビット0,1,2.3にセントされる。
次に、パリティ−レジスタ (円?) 13に書き込も
゛データ(lバイトデータ)の内、ヒ゛・ノ同をsv+
’のプログラムが作成したパリティ の(A (例えG
、r、偶数パリティ−)にし、他のヒ・ノド1,2.3
Lよ(1,息の値とし、更にビット4を論理“l”
(〕でリテイーフォーストモード指示)、ピノl−5,
6,7Lよ論理″0″ (パリティージエネレイ1〜モ
ード1旨示)にして、パリティ−モード指定回路(1’
MPC) 17で工白理をとり、その結果をメア回路1
6を通して、)<リティーレジスタ(PI?) 13に
セノ1する、JうGこする。
゛データ(lバイトデータ)の内、ヒ゛・ノ同をsv+
’のプログラムが作成したパリティ の(A (例えG
、r、偶数パリティ−)にし、他のヒ・ノド1,2.3
Lよ(1,息の値とし、更にビット4を論理“l”
(〕でリテイーフォーストモード指示)、ピノl−5,
6,7Lよ論理″0″ (パリティージエネレイ1〜モ
ード1旨示)にして、パリティ−モード指定回路(1’
MPC) 17で工白理をとり、その結果をメア回路1
6を通して、)<リティーレジスタ(PI?) 13に
セノ1する、JうGこする。
上記動作を第3図によって、更に詳細に説明すると、デ
ータバス10において、 ビット0 =1 、<SVPが作成したパリティ−ビッ
トの値−・ここでは偶数パリティ−) ビット4−1 (パリティ−フォーストモード指定) となっているので、バイト0に対するアンド回路171
の論理積がとれ、アンド回路172は否定回路174に
よって閉塞されているので、結局SvPのプログラムが
作成したパリティ〜の値(データバス10のビット0を
付勢している)が、パリティ−レジスタ(PR) 13
のビット0の位置を七ノI・する信号として、オア回路
173を通して、出力されることになる。
ータバス10において、 ビット0 =1 、<SVPが作成したパリティ−ビッ
トの値−・ここでは偶数パリティ−) ビット4−1 (パリティ−フォーストモード指定) となっているので、バイト0に対するアンド回路171
の論理積がとれ、アンド回路172は否定回路174に
よって閉塞されているので、結局SvPのプログラムが
作成したパリティ〜の値(データバス10のビット0を
付勢している)が、パリティ−レジスタ(PR) 13
のビット0の位置を七ノI・する信号として、オア回路
173を通して、出力されることになる。
次に、データバス10において、
ビット1=X(即ち、任意の値)
ビット5−0 (パリティージエネレイトモード指定)
となっているので、ハイド1に対するアンド回路171
において、ピッHの値(X)は閉塞(即ち、無視)され
、前述のようにデータレジスタ(DRO〜DI?3 )
11にデータをセントした時、パリティ−ビット発生
回路(PG) 12において生成されたパリティ−ビッ
ト(奇数パリティ−)の値がセットされている、パリテ
ィ−レジスタ(PI?) 13の内のビット1の値(パ
リティ−1で示す)とアンド回路172において論理積
がとれ、パリティ−レジスタ(PR) 13のピッHの
位置を再セットする信号として、オア回路173を通し
て、出力されることになる。
において、ピッHの値(X)は閉塞(即ち、無視)され
、前述のようにデータレジスタ(DRO〜DI?3 )
11にデータをセントした時、パリティ−ビット発生
回路(PG) 12において生成されたパリティ−ビッ
ト(奇数パリティ−)の値がセットされている、パリテ
ィ−レジスタ(PI?) 13の内のビット1の値(パ
リティ−1で示す)とアンド回路172において論理積
がとれ、パリティ−レジスタ(PR) 13のピッHの
位置を再セットする信号として、オア回路173を通し
て、出力されることになる。
同じようにして、パリティ−レジスフ(PR) 13の
ビット2,3を再セントする信号が、それぞれバイト2
.バイト3ののオア回路173を通して、出力される。
ビット2,3を再セントする信号が、それぞれバイト2
.バイト3ののオア回路173を通して、出力される。
以上の結果、SvPからパリティ−レジスタ(PR)1
3にセットする1バイトデータとして、例えばIXXX
1000なるデータ(ココテ、X :任g□)値を意
味する)を、データバス10を通して、SvPアダプタ
ー(SVP ADP )1に送出することにより、パリ
ティ−レジスタ(PR) 13のビット0に対しては、
SvPのプログラムが作成したパリティ−の値(上記デ
ータでは1”)が、他のビ・ノド1,2.3に対しては
予め、パリティ−レジスタ(PR) 13にセ・ノドさ
れているパリティ−の値〔即ち、パリティ−ビット発生
回路(PG) 12で生成されたパリティ−の値)が、
オア回路16を通して出力され、パリティ−レジスタ(
PR) 13にストアされる。
3にセットする1バイトデータとして、例えばIXXX
1000なるデータ(ココテ、X :任g□)値を意
味する)を、データバス10を通して、SvPアダプタ
ー(SVP ADP )1に送出することにより、パリ
ティ−レジスタ(PR) 13のビット0に対しては、
SvPのプログラムが作成したパリティ−の値(上記デ
ータでは1”)が、他のビ・ノド1,2.3に対しては
予め、パリティ−レジスタ(PR) 13にセ・ノドさ
れているパリティ−の値〔即ち、パリティ−ビット発生
回路(PG) 12で生成されたパリティ−の値)が、
オア回路16を通して出力され、パリティ−レジスタ(
PR) 13にストアされる。
こうして、作成されたパリティ−レジスタ(PR)13
の内容を、従来方式と同様に、il+の(ロ)。
の内容を、従来方式と同様に、il+の(ロ)。
(ハ)の動作を行って、スキャンインを行うことにより
、1バイト単位(上記の例では、パイ1−0)のパリテ
ィージエネレイトモード又はパリティ−フォーストモー
ドの指示が可能となる。
、1バイト単位(上記の例では、パイ1−0)のパリテ
ィージエネレイトモード又はパリティ−フォーストモー
ドの指示が可能となる。
この結果、あるレジスタ又はメモリのバイト0に対して
のみ、例えば偶数パリティ−の値がセ・ノドされるので
、該レジスタ又はメモリのバイトOに対応するパリティ
−チェック回路の出力を見ることにより、該パリティ−
チェ・7り回路の動作を確認することができる。
のみ、例えば偶数パリティ−の値がセ・ノドされるので
、該レジスタ又はメモリのバイトOに対応するパリティ
−チェック回路の出力を見ることにより、該パリティ−
チェ・7り回路の動作を確認することができる。
尚、上記実施例においては、本発明を実施することによ
り、サービスプロセッサーが制御する他装置の、あるレ
ジスタ又はメモリの任意のバイトに対するパリティ−チ
ェック回路の動作確認が、容易にできることを例として
説明したが、これはあく迄も、一実施例であって、例え
ばサービスプロセッサーからのスキャンイン対象のレジ
スタ又はメモリのパリティ−チェックモードとして、バ
イト単位で偶数、奇数パリティ−が混在している場合と
か、該レジスタ又はメモリのデータ、パリティ−ピント
の極性が反転しているような装置に対して、該装置内の
各レジスタ又はメモリに、バイト単位で任意のモードの
パリティ−の値をスキヤシインする場合にも、適用でき
ることは云う迄もないことである。
り、サービスプロセッサーが制御する他装置の、あるレ
ジスタ又はメモリの任意のバイトに対するパリティ−チ
ェック回路の動作確認が、容易にできることを例として
説明したが、これはあく迄も、一実施例であって、例え
ばサービスプロセッサーからのスキャンイン対象のレジ
スタ又はメモリのパリティ−チェックモードとして、バ
イト単位で偶数、奇数パリティ−が混在している場合と
か、該レジスタ又はメモリのデータ、パリティ−ピント
の極性が反転しているような装置に対して、該装置内の
各レジスタ又はメモリに、バイト単位で任意のモードの
パリティ−の値をスキヤシインする場合にも、適用でき
ることは云う迄もないことである。
(g) 発明の効果
以上、詳細に説明したように、本発明のスキャンイン方
式は、サービスプロセンサーから、制御対象となる他装
置内の、例えば4バイト幅の、あるレジスタ又はメモリ
に対して、サービスプロセッサーのプログラムが作成し
たパリティ−の値をバイト単位にスキャンインするのに
、サービスプロセンサーからサービスプロセッサーアダ
プター内のパリティ−レジスタに書き込む1バイトデー
タの内、最初の4ビツトの任意のビットに、上記パリテ
ィ−の値を設定し、残りの4ビツトを、それぞれのバイ
トがパリティージェネレイトモードか、或いはパリティ
−フォーストモードかを指定するビットとして割り当て
、パリティ−フォーストモードの時のみ論理″1″とし
、他のモードの時は論理aO″として、バイト対応に設
定するだけで、上記レジスタ又はメモリの任意のバイト
に対して、パリティージェネレイトモード又はパリティ
−フォーストモードで、それぞれのデータに対するパリ
ティ−の値をスキャンインできるので、サービスプロセ
ッサーから制御できる他装置の任意のレジスタ又はメモ
リの任意のバイトに対して、バイト対応でパリティ−チ
ェック回路の動作確認が容易にできる効果がある。
式は、サービスプロセンサーから、制御対象となる他装
置内の、例えば4バイト幅の、あるレジスタ又はメモリ
に対して、サービスプロセッサーのプログラムが作成し
たパリティ−の値をバイト単位にスキャンインするのに
、サービスプロセンサーからサービスプロセッサーアダ
プター内のパリティ−レジスタに書き込む1バイトデー
タの内、最初の4ビツトの任意のビットに、上記パリテ
ィ−の値を設定し、残りの4ビツトを、それぞれのバイ
トがパリティージェネレイトモードか、或いはパリティ
−フォーストモードかを指定するビットとして割り当て
、パリティ−フォーストモードの時のみ論理″1″とし
、他のモードの時は論理aO″として、バイト対応に設
定するだけで、上記レジスタ又はメモリの任意のバイト
に対して、パリティージェネレイトモード又はパリティ
−フォーストモードで、それぞれのデータに対するパリ
ティ−の値をスキャンインできるので、サービスプロセ
ッサーから制御できる他装置の任意のレジスタ又はメモ
リの任意のバイトに対して、バイト対応でパリティ−チ
ェック回路の動作確認が容易にできる効果がある。
第1図は従来方式によるスキャンイン回路をブロック図
で示した図、第2図は本発明の一実施例をブロック図で
示した図、第3図は本発明の実施に必要なパリティ−モ
ード指定回路(PMPC)の詳細を示す図である。 図面において、1はサービスプロセッサーアダプター(
SVP ADP )、 2は他装置、10はデータバス
、11はデータレジスタ(DR) 、 12はパリティ
−ビット発生回路(PG) 、 13はパリティ−レジ
スタ(PI?) 、 14はスキャンインコマンドレジ
スタ(SCR) 、 15はスキャンインアドレスレジ
スタ(SAR)、16はオア回路、17はパリティ−モ
ード指定回路(PMPC) 、 171,172はアン
ド回路、173はオア回路、174は否定回路、ビット
0〜ビツト7はデータバス10の各ビット番号、をそれ
ぞれ示す。
で示した図、第2図は本発明の一実施例をブロック図で
示した図、第3図は本発明の実施に必要なパリティ−モ
ード指定回路(PMPC)の詳細を示す図である。 図面において、1はサービスプロセッサーアダプター(
SVP ADP )、 2は他装置、10はデータバス
、11はデータレジスタ(DR) 、 12はパリティ
−ビット発生回路(PG) 、 13はパリティ−レジ
スタ(PI?) 、 14はスキャンインコマンドレジ
スタ(SCR) 、 15はスキャンインアドレスレジ
スタ(SAR)、16はオア回路、17はパリティ−モ
ード指定回路(PMPC) 、 171,172はアン
ド回路、173はオア回路、174は否定回路、ビット
0〜ビツト7はデータバス10の各ビット番号、をそれ
ぞれ示す。
Claims (1)
- サービスプロセッサーと他装置間のインタフェースを制
御するサービスプロセンサーアダプターであって、サー
ビスプロセッサーからの書き込みデータを保持するデー
タレジスタに対応して、1バイト単位のパリティ−ビッ
トを保持するパリティ−レジスタを備えたサービスプロ
センサーアダプターにおいて、該パリティ−ビットをハ
ードウェアで自動生成するか、又はサービスプロセッサ
ーのプログラムがセントするかを1バイト単位毎に指示
するピントを設け、該指示ビットの状態により決まるパ
リティ−ビットを、上記パリティ−レジスタにセットし
て、上記データレジスタと該パリティ−レジスタの内容
を、他装置に書き込むことを特徴とするスキャンイン方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58194805A JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58194805A JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6086631A true JPS6086631A (ja) | 1985-05-16 |
Family
ID=16330546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58194805A Pending JPS6086631A (ja) | 1983-10-18 | 1983-10-18 | スキヤンイン方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6086631A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7367923B2 (en) | 2004-12-10 | 2008-05-06 | Yamaha Hatsudoki Kabushiki Kaisha | Apparatus and method for controlling transmission of straddle-type vehicle |
US7497804B2 (en) | 2006-04-18 | 2009-03-03 | Yamaha Hatsudoki Kabushiki Kaisha | Automatic gearshift control device and vehicle |
US7513849B2 (en) | 2006-04-18 | 2009-04-07 | Yamaha Hatsudoki Kabushiki Kaisha | Automated transmission controller and vehicle including the automated transmission controller |
US7665567B2 (en) | 2006-04-18 | 2010-02-23 | Yamaha Hatsudoki Kabushiki Kaisha | Shift actuator, vehicle, and method of integrating vehicle |
US7912613B2 (en) | 2004-07-01 | 2011-03-22 | Yamaha Hatsudoki Kabushiki Kaisha | Riding type vehicle |
US8001864B2 (en) | 2004-07-01 | 2011-08-23 | Yamaha Hatsudoki Kabushiki Kaisha | Actuation force transmission mechanism and straddle-type vehicle |
US8403093B2 (en) | 2004-07-26 | 2013-03-26 | Yamaha Hatsudoki Kabushiki Kaisha | Speed change controller for saddle-ride type vehicles |
-
1983
- 1983-10-18 JP JP58194805A patent/JPS6086631A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7912613B2 (en) | 2004-07-01 | 2011-03-22 | Yamaha Hatsudoki Kabushiki Kaisha | Riding type vehicle |
US8001864B2 (en) | 2004-07-01 | 2011-08-23 | Yamaha Hatsudoki Kabushiki Kaisha | Actuation force transmission mechanism and straddle-type vehicle |
US8403093B2 (en) | 2004-07-26 | 2013-03-26 | Yamaha Hatsudoki Kabushiki Kaisha | Speed change controller for saddle-ride type vehicles |
US7367923B2 (en) | 2004-12-10 | 2008-05-06 | Yamaha Hatsudoki Kabushiki Kaisha | Apparatus and method for controlling transmission of straddle-type vehicle |
US7497804B2 (en) | 2006-04-18 | 2009-03-03 | Yamaha Hatsudoki Kabushiki Kaisha | Automatic gearshift control device and vehicle |
US7513849B2 (en) | 2006-04-18 | 2009-04-07 | Yamaha Hatsudoki Kabushiki Kaisha | Automated transmission controller and vehicle including the automated transmission controller |
US7665567B2 (en) | 2006-04-18 | 2010-02-23 | Yamaha Hatsudoki Kabushiki Kaisha | Shift actuator, vehicle, and method of integrating vehicle |
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