JPH082756Y2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH082756Y2 JPH082756Y2 JP1987139194U JP13919487U JPH082756Y2 JP H082756 Y2 JPH082756 Y2 JP H082756Y2 JP 1987139194 U JP1987139194 U JP 1987139194U JP 13919487 U JP13919487 U JP 13919487U JP H082756 Y2 JPH082756 Y2 JP H082756Y2
- Authority
- JP
- Japan
- Prior art keywords
- read
- address
- memory
- write
- processor
- Prior art date
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- Expired - Lifetime
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- Image Input (AREA)
Description
【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） この考案は、例えばリモートセンシング画像処理、医
療用画像処理等に用いられる画像処理装置に関する。
療用画像処理等に用いられる画像処理装置に関する。
（従来の技術） 一般に画像処理装置は、第４図に示すように、システ
ムコントロール装置11、プロセッサ（演算装置）12、メ
モリ（記憶装置）13、インターフェース（入出力装置）
14で構成される。システムコントロール装置11はホスト
計算機（図示せず）からの指令をデコードして装置各部
の制御を行なうものである。まず、データ入力が指令さ
れると、インターフェース14を通じてデータバス（図示
せず）から画像データがメモリ13に入力され、プロセッ
サ12からの書込みアドレスに従って所定のメモリ領域に
順次書込まれる。次に信号処理が指令されると、プロセ
ッサ12からの読出しアドレスに従ってメモリ13から対応
する画像データが読み出されてプロセッサ12に入力さ
れ、ここで画像処理が行われる。この画像処理データは
プロセッサ12の書込みアドレスに従ってメモリ13に再び
書き込まれ、システムコントロール装置11のデータ出力
によってインターフェース14を通じてデータバスへ送出
される。
ムコントロール装置11、プロセッサ（演算装置）12、メ
モリ（記憶装置）13、インターフェース（入出力装置）
14で構成される。システムコントロール装置11はホスト
計算機（図示せず）からの指令をデコードして装置各部
の制御を行なうものである。まず、データ入力が指令さ
れると、インターフェース14を通じてデータバス（図示
せず）から画像データがメモリ13に入力され、プロセッ
サ12からの書込みアドレスに従って所定のメモリ領域に
順次書込まれる。次に信号処理が指令されると、プロセ
ッサ12からの読出しアドレスに従ってメモリ13から対応
する画像データが読み出されてプロセッサ12に入力さ
れ、ここで画像処理が行われる。この画像処理データは
プロセッサ12の書込みアドレスに従ってメモリ13に再び
書き込まれ、システムコントロール装置11のデータ出力
によってインターフェース14を通じてデータバスへ送出
される。
このように従来の画像処理装置では、システムコント
ロール装置11からの指令に基づくプロセッサ12の制御
で、メモリ13からデータが読み出されて画像処理かなさ
れる。ここで、プロセッサ12とメモリ13とはアドレスラ
インＡ及びデータラインＢで接続されており、アドレス
ラインＡを通じてプロセッサ12で発生された書込み／読
出しアドレスがメモリ13に送られ、データラインＢを通
じてメモリ13で読み出されたデータがプロセッサ12に送
られるようになっている。
ロール装置11からの指令に基づくプロセッサ12の制御
で、メモリ13からデータが読み出されて画像処理かなさ
れる。ここで、プロセッサ12とメモリ13とはアドレスラ
インＡ及びデータラインＢで接続されており、アドレス
ラインＡを通じてプロセッサ12で発生された書込み／読
出しアドレスがメモリ13に送られ、データラインＢを通
じてメモリ13で読み出されたデータがプロセッサ12に送
られるようになっている。
しかしながら、上記のような従来の画像処理装置で
は、プロセッサ12とメモリを接続するアドレスラインＡ
は、プロセッサの性能としてきまっており、メモリの記
憶容量を増大するためにメモリをさらに追加して並設す
る（メモリの拡張）場合には、これに伴ってアドレスラ
インＡのビット数も増加させなければならない。このた
めには、プロセッサ12側ではアドレスライン数が決まっ
ているため、対応するプロセッサに変更（または交換）
する必要がある。しかし、プロセッサの変更は回路全体
の設計し直しとなるため、容易には行なえない。
は、プロセッサ12とメモリを接続するアドレスラインＡ
は、プロセッサの性能としてきまっており、メモリの記
憶容量を増大するためにメモリをさらに追加して並設す
る（メモリの拡張）場合には、これに伴ってアドレスラ
インＡのビット数も増加させなければならない。このた
めには、プロセッサ12側ではアドレスライン数が決まっ
ているため、対応するプロセッサに変更（または交換）
する必要がある。しかし、プロセッサの変更は回路全体
の設計し直しとなるため、容易には行なえない。
（考案が解決しようとする問題点） 以上述べたように従来の画像処理装置は、メモリの増
加に応じてプロセッサの変更が不可欠であるため、容易
にメモリの拡張を望むことができなかった。
加に応じてプロセッサの変更が不可欠であるため、容易
にメモリの拡張を望むことができなかった。
この考案は上記問題を解決するためになされたもの
で、プロセッサを変更することなく、容易にメモリ拡張
に対応できる画像処理装置を提供することを目的とす
る。
で、プロセッサを変更することなく、容易にメモリ拡張
に対応できる画像処理装置を提供することを目的とす
る。
［考案の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの考案に係る画像処理装
置は、画像データを記憶するメモリと、読出し／書込み
命令に応じて前記メモリに対する読出し／書込みアドレ
スを発生する機能、画像処理命令に応じて前記メモリか
ら読み出された画像データに画像処理を施して前記メモ
リに書き込む機能、前記読出し／書込みアドレスの発生
に用いる読出し／書込みパルスを出力する機能を有する
プロセッサと、前記メモリの前記プロセッサで指定可能
な領域以外の拡張領域に対する読出し／書込み命令と共
に、その拡張領域を指定する初期アドレス及びそのアド
レス変化を指定する変化モードの情報が与えられ、前記
読出し／書込み命令に応じて、前記初期アドレスから前
記変化モードに従って前記プロセッサから出力される読
出し／書込みパルスをカウントすることで、前記メモリ
の拡張領域に対する読出し／書込みアドレスを発生する
補助アドレス発生器と、外部制御信号に応じて、前記プ
ロセッサに読出し／書込み命令、画像処理命令を与える
機能、前記補助アドレス発生器にメモリの拡張領域に対
する画像データの読出し／書込み命令、初期アドレス及
び変化モード情報を与える機能を有するシステムコント
ロール装置とを具備して構成される。
置は、画像データを記憶するメモリと、読出し／書込み
命令に応じて前記メモリに対する読出し／書込みアドレ
スを発生する機能、画像処理命令に応じて前記メモリか
ら読み出された画像データに画像処理を施して前記メモ
リに書き込む機能、前記読出し／書込みアドレスの発生
に用いる読出し／書込みパルスを出力する機能を有する
プロセッサと、前記メモリの前記プロセッサで指定可能
な領域以外の拡張領域に対する読出し／書込み命令と共
に、その拡張領域を指定する初期アドレス及びそのアド
レス変化を指定する変化モードの情報が与えられ、前記
読出し／書込み命令に応じて、前記初期アドレスから前
記変化モードに従って前記プロセッサから出力される読
出し／書込みパルスをカウントすることで、前記メモリ
の拡張領域に対する読出し／書込みアドレスを発生する
補助アドレス発生器と、外部制御信号に応じて、前記プ
ロセッサに読出し／書込み命令、画像処理命令を与える
機能、前記補助アドレス発生器にメモリの拡張領域に対
する画像データの読出し／書込み命令、初期アドレス及
び変化モード情報を与える機能を有するシステムコント
ロール装置とを具備して構成される。
（作用） 上記構成による画像処理装置は、補助アドレス発生器
を設け、システムコントロール装置から補助アドレス発
生器にメモリ拡張領域に対する読出し／書込み命令を与
える際に、その拡張領域を指定する初期アドレス、その
アドレス変化を指定する変化モードの情報を与えるよう
にし、補助アドレス発生器にて、初期アドレスから前記
変化モードに従って前記読出し／書込みパルスをカウン
トすることで、前記メモリの拡張領域に対する読出し／
書込みアドレスを発生するようにしたもので、後に画像
データ量が増えてメモリの記憶容量を拡張するような状
況となった場合でも、プロセッサの発生アドレス数よら
ず任意に拡張可能となり、必要十分な記憶容量を確保す
ることができるようになる。
を設け、システムコントロール装置から補助アドレス発
生器にメモリ拡張領域に対する読出し／書込み命令を与
える際に、その拡張領域を指定する初期アドレス、その
アドレス変化を指定する変化モードの情報を与えるよう
にし、補助アドレス発生器にて、初期アドレスから前記
変化モードに従って前記読出し／書込みパルスをカウン
トすることで、前記メモリの拡張領域に対する読出し／
書込みアドレスを発生するようにしたもので、後に画像
データ量が増えてメモリの記憶容量を拡張するような状
況となった場合でも、プロセッサの発生アドレス数よら
ず任意に拡張可能となり、必要十分な記憶容量を確保す
ることができるようになる。
（実施例） 以下、第１図乃至第３図を参照してこの考案の一実施
例を説明する。
例を説明する。
第１図は第４図に示した画像処理装置にこの考案を適
用した場合の構成を示すものである。第１図において第
４図と同一部分には同一符号を付して示す。
用した場合の構成を示すものである。第１図において第
４図と同一部分には同一符号を付して示す。
第１図において、15は補助アドレス発生器である。こ
の補助アドレス発生器15はシステムコントロール装置11
及びプロセッサ12からの制御信号によってプロセッサ12
の動作と連動し、プロセッサ12の書込み／読出しアドレ
スの発生に伴ってメモリ13の拡張分の書込み／読出しア
ドレスを発生し、アドレスラインＡ′を通じてメモリ13
に送るようになっている。
の補助アドレス発生器15はシステムコントロール装置11
及びプロセッサ12からの制御信号によってプロセッサ12
の動作と連動し、プロセッサ12の書込み／読出しアドレ
スの発生に伴ってメモリ13の拡張分の書込み／読出しア
ドレスを発生し、アドレスラインＡ′を通じてメモリ13
に送るようになっている。
具体的に説明すると、システムコントロール装置11
は、プロセッサ12に対して処理の内容、必要な係数、処
理の開始指令等を伝える。また補助アドレス発生器15に
対して初期アドレス値、処理の内容によって異なるアド
レスの変化モード等を伝える。さらにインターフェース
14に対してデータ転送の開始指令等を伝える。プロセッ
サ12はコントロール装置11からの指令を基に、メモリ13
からデータを入力し、画像処理を行なう。
は、プロセッサ12に対して処理の内容、必要な係数、処
理の開始指令等を伝える。また補助アドレス発生器15に
対して初期アドレス値、処理の内容によって異なるアド
レスの変化モード等を伝える。さらにインターフェース
14に対してデータ転送の開始指令等を伝える。プロセッ
サ12はコントロール装置11からの指令を基に、メモリ13
からデータを入力し、画像処理を行なう。
補助アドレス発生器15は、第２図に示すように、アド
レス制御回路151及びアドレス発生回路152で構成され
る。アドレス制御回路151はシステムコントロール装置1
1からの初期アドレス、変化モードを記憶すると共に、
プロセッサ12からの書込み／読出しパルスを入力してカ
ウントし、変化モードと照らし合わせながらアドレス発
生回路152のアドレス発生を制御するものである。アド
レスの発生回路152はアドレス制御回路151の指示に従っ
てアドレスを発生し、発生したアドレスを所定のレベル
でメモリ13に出力するものである。つまり、コントロー
ル装置11から初期アドレス、処理内容に応じた変化モー
ドを入力し、さらにプロセッサ12から書込み／読出しパ
ルスを入力して、これと同期しながら補助アドレスをメ
モリ13に出力する。そして、書込み／読出しパルスを内
部でカウントしながら変化モードの設定に従ってアドレ
スを変化させるようになっている。
レス制御回路151及びアドレス発生回路152で構成され
る。アドレス制御回路151はシステムコントロール装置1
1からの初期アドレス、変化モードを記憶すると共に、
プロセッサ12からの書込み／読出しパルスを入力してカ
ウントし、変化モードと照らし合わせながらアドレス発
生回路152のアドレス発生を制御するものである。アド
レスの発生回路152はアドレス制御回路151の指示に従っ
てアドレスを発生し、発生したアドレスを所定のレベル
でメモリ13に出力するものである。つまり、コントロー
ル装置11から初期アドレス、処理内容に応じた変化モー
ドを入力し、さらにプロセッサ12から書込み／読出しパ
ルスを入力して、これと同期しながら補助アドレスをメ
モリ13に出力する。そして、書込み／読出しパルスを内
部でカウントしながら変化モードの設定に従ってアドレ
スを変化させるようになっている。
第３図はプロセッサ12及び補助アドレス発生器15の各
アドレス内容の一例を示すもので、この例ではプロセッ
サ12からLSB（Least Significant Bit）側のｍビット、
補助アドレス発生器15からはMSB（Most Significant Bi
t）側の（ｎ−ｍ）ビットを出力している。
アドレス内容の一例を示すもので、この例ではプロセッ
サ12からLSB（Least Significant Bit）側のｍビット、
補助アドレス発生器15からはMSB（Most Significant Bi
t）側の（ｎ−ｍ）ビットを出力している。
したがって、上記構成による画像処理装置は、プロセ
ッサの不足アドレス分を補う補助アドレス発生器を備え
ているので、メモリ拡張によってアドレスラインのビッ
ト数が増加しても、プロセッサを変更することなく容易
にアドレスライン数を追加することができる。換言すれ
ば、メモリ拡張に合わせて補助アドレス発生器のアドレ
ス出力ビット数をきめれば、容易にメモリ拡張に対応す
ることができる。
ッサの不足アドレス分を補う補助アドレス発生器を備え
ているので、メモリ拡張によってアドレスラインのビッ
ト数が増加しても、プロセッサを変更することなく容易
にアドレスライン数を追加することができる。換言すれ
ば、メモリ拡張に合わせて補助アドレス発生器のアドレ
ス出力ビット数をきめれば、容易にメモリ拡張に対応す
ることができる。
［考案の効果］ 以上のようにこの考案によれば、プロセッサを変更す
ることなく、容易にメモリ拡張に対応できる画像処理装
置を提供することができる。
ることなく、容易にメモリ拡張に対応できる画像処理装
置を提供することができる。
第１図はこの考案に係る画像処理装置の一実施例を示す
ブロック回路図、第２図は同実施例の補助アドレス発生
器の具体的な構成を示すブロック回路図、第３図は同実
施例の補助アドレス発生器によってメモリ拡張に対する
アドレスラインのビット数を増加した様子を示すブロッ
ク回路図、第４図は従来の画像処理装置の構成を示すブ
ロック回路図である。 11……システムコントロール装置、12……プロセッサ、
13……メモリ、14……インターフェース、15……補助ア
ドレス発生器、151……アドレス制御回路、152……アド
レス発生回路。
ブロック回路図、第２図は同実施例の補助アドレス発生
器の具体的な構成を示すブロック回路図、第３図は同実
施例の補助アドレス発生器によってメモリ拡張に対する
アドレスラインのビット数を増加した様子を示すブロッ
ク回路図、第４図は従来の画像処理装置の構成を示すブ
ロック回路図である。 11……システムコントロール装置、12……プロセッサ、
13……メモリ、14……インターフェース、15……補助ア
ドレス発生器、151……アドレス制御回路、152……アド
レス発生回路。
Claims (1)
- 【請求項１】画像データを記憶するメモリと、 読出し／書込み命令に応じて前記メモリに対する読出し
／書込みアドレスを発生する機能、画像処理命令に応じ
て前記メモリから読み出された画像データに画像処理を
施して前記メモリに書き込む機能、前記読出し／書込み
アドレスの発生に用いる読出し／書き込みパルスを出力
する機能を有するプロセッサと、 前記メモリの前記プロセッサで指定可能な領域以外の拡
張領域に対する読出し／書込み命令と共に、その拡張領
域を指定する初期アドレス及びそのアドレス変化を指定
する変化モードの情報が与えられ、前記読出し／書込み
命令に応じて、前記初期アドレスから前記変化モードに
従って前記プロセッサから出力される読出し／書込みパ
ルスをカウントすることで、前記メモリの拡張領域に対
する読出し／書込みアドレスを発生する補助アドレス発
生器と、 外部制御信号に応じて、前記プロセッサに読出し／書込
み命令、画像処理命令を与える機能、前記補助アドレス
発生器にメモリの拡張領域に対する画像データの読出し
／書込み命令、初期アドレス及び変化モード情報を与え
る機能を有するシステムコントロール装置とを具備する
画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987139194U JPH082756Y2 (ja) | 1987-09-11 | 1987-09-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987139194U JPH082756Y2 (ja) | 1987-09-11 | 1987-09-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6443470U JPS6443470U (ja) | 1989-03-15 |
| JPH082756Y2 true JPH082756Y2 (ja) | 1996-01-29 |
Family
ID=31402226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987139194U Expired - Lifetime JPH082756Y2 (ja) | 1987-09-11 | 1987-09-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082756Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594054U (ja) * | 1982-06-25 | 1984-01-11 | 株式会社日立製作所 | ディジタルデータ処理装置 |
| US4754435A (en) * | 1985-02-14 | 1988-06-28 | Nec Corporation | Semiconductor device having a memory circuit |
| JPS6295665A (ja) * | 1985-10-22 | 1987-05-02 | Fujitsu Ltd | メモリ・アクセス制御方式 |
-
1987
- 1987-09-11 JP JP1987139194U patent/JPH082756Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6443470U (ja) | 1989-03-15 |
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