JPS60747A - レジンモ−ルドicパツケ−ジ - Google Patents
レジンモ−ルドicパツケ−ジInfo
- Publication number
- JPS60747A JPS60747A JP58107687A JP10768783A JPS60747A JP S60747 A JPS60747 A JP S60747A JP 58107687 A JP58107687 A JP 58107687A JP 10768783 A JP10768783 A JP 10768783A JP S60747 A JPS60747 A JP S60747A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- lead frame
- die
- resin
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はレジンモールドICパッケージに係り、特には
んだディップ面付実装用に好適なレジンモールドICパ
ッケージに関する。
んだディップ面付実装用に好適なレジンモールドICパ
ッケージに関する。
第1図は従来のレジンモールドICパンケージの断面図
を示し、1はモールドレジン部、2はICチップ、5は
グイリードフ1/−ム、4はボンディングワイヤ5を介
してICチップ2に接続するリードである。前記ICチ
ップ2とダイリードフレーム5とは、剛性の大きいAu
−S i。
を示し、1はモールドレジン部、2はICチップ、5は
グイリードフ1/−ム、4はボンディングワイヤ5を介
してICチップ2に接続するリードである。前記ICチ
ップ2とダイリードフレーム5とは、剛性の大きいAu
−S i。
やAgペーストでなるダイボンディング部材6によって
接着されている。またIcチップ2底面のダイリードフ
レーム3への接着面積は、該ICチップ2の底面積全域
となっている。
接着されている。またIcチップ2底面のダイリードフ
レーム3への接着面積は、該ICチップ2の底面積全域
となっている。
ところで、前記の17ジンモールドICパツケージをは
んだディップ面付実装法に適用した場合、即チレジンモ
ールドICパッケージを、面付部品と共に回路基板に接
着剤で仮固定してはんだ浴にジャブ漬した場合、はんだ
の熱衝撃によりパッケージ内部に大きな応力が加わるこ
とになる。
んだディップ面付実装法に適用した場合、即チレジンモ
ールドICパッケージを、面付部品と共に回路基板に接
着剤で仮固定してはんだ浴にジャブ漬した場合、はんだ
の熱衝撃によりパッケージ内部に大きな応力が加わるこ
とになる。
しかし、従来のレジンモールドICパッケージにおいて
は、前述したようにICチップ2とダイリードフレーム
3とを剛性の大きいダイボンディング部材6により接着
しているため、ダィリードフレーム6の熱膨張による歪
がICチップ2、に変形応力を発すさせ、該ICチップ
2が図示のようにダイリードフレーム3と共に重ね板の
如く変形してしまう。
は、前述したようにICチップ2とダイリードフレーム
3とを剛性の大きいダイボンディング部材6により接着
しているため、ダィリードフレーム6の熱膨張による歪
がICチップ2、に変形応力を発すさせ、該ICチップ
2が図示のようにダイリードフレーム3と共に重ね板の
如く変形してしまう。
第2図はIC’チップ面に働く応力と、ICチップ表面
とモールドし・ジン部との界面剥離率の関係を表わした
グラフ図を示し、ICチップ2に働く応力の大きさにζ
王ぽ比例してICチップ2表面のモールドレジン部1と
の剥離が増すと。
とモールドし・ジン部との界面剥離率の関係を表わした
グラフ図を示し、ICチップ2に働く応力の大きさにζ
王ぽ比例してICチップ2表面のモールドレジン部1と
の剥離が増すと。
その剥離部分に水膜が生して耐湿機能を損う問題が発生
する。
する。
本発明の目的は、前述した従来技術の問題点を解消し、
はんだディラグ面付実装法に適用してもダイリードフレ
ームの熱膨張による歪を緩和してICチップの変形応力
を小さくシ、該■Cチップ表面とモールドレジン部との
界面剥離率を大幅に減少ゼしめて、耐湿信頼性の大幅同
上を図れるレジンモールドICパッケーシヲ提供1−る
ことにある。
はんだディラグ面付実装法に適用してもダイリードフレ
ームの熱膨張による歪を緩和してICチップの変形応力
を小さくシ、該■Cチップ表面とモールドレジン部との
界面剥離率を大幅に減少ゼしめて、耐湿信頼性の大幅同
上を図れるレジンモールドICパッケーシヲ提供1−る
ことにある。
この目的を達成するために1本発明のレジンモールドI
Cパッケージは、ICチップとダイリードフレームとを
熱可塑性樹脂によって接着すると共に、ICチップ底面
のダイリードフレームへの接着面積を該ICチップの底
面積よりも少さい面積に制限して、前記熱可塑性樹脂と
モールドレジンとの間に隙間を形成したことを特徴とす
る。
Cパッケージは、ICチップとダイリードフレームとを
熱可塑性樹脂によって接着すると共に、ICチップ底面
のダイリードフレームへの接着面積を該ICチップの底
面積よりも少さい面積に制限して、前記熱可塑性樹脂と
モールドレジンとの間に隙間を形成したことを特徴とす
る。
以下1本発明の一実施例を第5図により説明する。第3
図は本発明によるレジンモールドICパッケージの断面
図を示し、第1図と同一符号のものは同じもの、もしく
は相当するものを表わしている。本発明によるレジンモ
ールドICパッケージは、グイボンディング部材7とし
て、熱可塑性樹脂を用いてICチップ2とダイリードフ
レーム6とを接着している。またlCチップ2底面のダ
イリードフレーム5への接着面積を該ICチップ2の底
面積よりも小さい面積に即1限して、前記ボンディング
部材7の周囲に環状の隙間8を形成しである。
図は本発明によるレジンモールドICパッケージの断面
図を示し、第1図と同一符号のものは同じもの、もしく
は相当するものを表わしている。本発明によるレジンモ
ールドICパッケージは、グイボンディング部材7とし
て、熱可塑性樹脂を用いてICチップ2とダイリードフ
レーム6とを接着している。またlCチップ2底面のダ
イリードフレーム5への接着面積を該ICチップ2の底
面積よりも小さい面積に即1限して、前記ボンディング
部材7の周囲に環状の隙間8を形成しである。
詳しく説明すると、熱可塑性樹脂として1例えば塩化ビ
ニル樹脂を用い、該塩化ビニル樹脂にて厚さ50μm程
度、直径がICチップ2の一辺の長さの6割となす円板
状フィルムを形成し。
ニル樹脂を用い、該塩化ビニル樹脂にて厚さ50μm程
度、直径がICチップ2の一辺の長さの6割となす円板
状フィルムを形成し。
該円板状フィルムをICテップ2とダイリードフレーム
6との間に挿入し、加重しながら熱を加えてIcチップ
2とダイリードフレーム6とを接着している。
6との間に挿入し、加重しながら熱を加えてIcチップ
2とダイリードフレーム6とを接着している。
本発明は前記の如き構成としたから、はんだディップ面
付実装法による′はんだディップ時において、ダイリー
ドフレーム5が熱膨張による歪を起こしても、グイボン
ディング部材7である塩化ビニール樹脂の柔軟々伸縮性
で吸収、緩和されるので、ICチップ2には変形応力が
ほとんど発生しない。従って、ICチップ2表面とモー
ルドレジン部1との界面剥離率が大幅に減少し、耐湿信
頼性が大幅に同上する。
付実装法による′はんだディップ時において、ダイリー
ドフレーム5が熱膨張による歪を起こしても、グイボン
ディング部材7である塩化ビニール樹脂の柔軟々伸縮性
で吸収、緩和されるので、ICチップ2には変形応力が
ほとんど発生しない。従って、ICチップ2表面とモー
ルドレジン部1との界面剥離率が大幅に減少し、耐湿信
頼性が大幅に同上する。
第4図は一般的ダイボンディング部材の弾性率と、−I
Cチップ2に働く応力の関係を示したグラフ図で、Aは
塩化ビニルフィルム、BはAgペースト、CはAu −
S iを示す。この図からも明らかガように、塩化ビニ
ル樹脂をグイボンディング部材として使用することでI
Cチップ2の変形力を小さく抑えられることが分る。
Cチップ2に働く応力の関係を示したグラフ図で、Aは
塩化ビニルフィルム、BはAgペースト、CはAu −
S iを示す。この図からも明らかガように、塩化ビニ
ル樹脂をグイボンディング部材として使用することでI
Cチップ2の変形力を小さく抑えられることが分る。
また1本発明においては、グイボンディング部材7の周
囲に環状の隙間8が形成されていて、グイボンディング
部材7である塩化ビニル樹脂の熱膨張による体積増加分
を吸収できる。つまり塩化ビニル樹脂の体積増加分によ
るパッケージの内圧増加を防げるので、ICチップ2.
ダイリードフレーム5とモールドレジン部1との界面で
のクラックの発生を防止できる。
囲に環状の隙間8が形成されていて、グイボンディング
部材7である塩化ビニル樹脂の熱膨張による体積増加分
を吸収できる。つまり塩化ビニル樹脂の体積増加分によ
るパッケージの内圧増加を防げるので、ICチップ2.
ダイリードフレーム5とモールドレジン部1との界面で
のクラックの発生を防止できる。
また1本発明による1、 Cパッケージを試験したとこ
ろ、パッケージ内部応力がolに9/ *tlに緩和さ
れ、かつICチップ2表面とモールドレジン部1との界
面剥離率が2%以下になることが確認された。
ろ、パッケージ内部応力がolに9/ *tlに緩和さ
れ、かつICチップ2表面とモールドレジン部1との界
面剥離率が2%以下になることが確認された。
尚、前記の実施例においては、ダイボンディング部材7
として塩化ビニル樹脂フィルムを用いた例を示したが、
フッ素樹脂、ポリエステルのフィルムまたはこれらの接
着剤ペーストを使用することも可能である。
として塩化ビニル樹脂フィルムを用いた例を示したが、
フッ素樹脂、ポリエステルのフィルムまたはこれらの接
着剤ペーストを使用することも可能である。
以上説明したように、本発明によれば、はんだディップ
面付実装法に適用してもダイリードフレームの熱膨張に
よる歪を緩和してICチップの変形応力を小さくできる
ので、ICチップ表面とモールドレジン部との界面剥離
率が大幅に減少され、耐湿信頼性の大幅向上を図れる。
面付実装法に適用してもダイリードフレームの熱膨張に
よる歪を緩和してICチップの変形応力を小さくできる
ので、ICチップ表面とモールドレジン部との界面剥離
率が大幅に減少され、耐湿信頼性の大幅向上を図れる。
また、ダイボンディング部材の熱膨張による体積増加分
を吸収してパッケージの内圧増加を防げるので、lCチ
ップ、ダイリードフレームとモールドレジン部との界面
でのクラックの発生を防止できる。
を吸収してパッケージの内圧増加を防げるので、lCチ
ップ、ダイリードフレームとモールドレジン部との界面
でのクラックの発生を防止できる。
第1図は従来のレジンモールドICパッケージの断面図
で、ICチップ及びダイリードフレームが変形している
状態を示す、第2図はICチップ面に働く応力と界面剥
離率との関係を示すグラフ図、第3図は本発明レジンモ
ールドICパッケージの一実施例を示す断面図、第4図
は一般的ダイボンデイング部材の弾性率とICチップ面
に働く応力との関係を示すグラフ図である。 1・・・モールドレジン部、2・・・lCチップ、5・
・・ダイリードフレーム、4・・・リード、5・・・ボ
ンディングワイヤ、7・・・ダイボンディング部材(塩
化ビニル樹脂)、8・・・隙間。
で、ICチップ及びダイリードフレームが変形している
状態を示す、第2図はICチップ面に働く応力と界面剥
離率との関係を示すグラフ図、第3図は本発明レジンモ
ールドICパッケージの一実施例を示す断面図、第4図
は一般的ダイボンデイング部材の弾性率とICチップ面
に働く応力との関係を示すグラフ図である。 1・・・モールドレジン部、2・・・lCチップ、5・
・・ダイリードフレーム、4・・・リード、5・・・ボ
ンディングワイヤ、7・・・ダイボンディング部材(塩
化ビニル樹脂)、8・・・隙間。
Claims (1)
- モールドレジン部内におけるICチップとダイリードフ
レームとがダイボンディング部材により接続されて成る
レジンモールドICパッケージにおいて、前記lCチッ
プと前記ダイリードフレームとを熱可塑性樹脂によって
接着すると共に、ICチップ底面のダイリードフレーム
への接着面積を該ICチップの底面積よりも小さい面積
に制限して、前記熱可塑性樹脂とモールドレジンとの間
に隙間を形成したことを特徴とするレジンモールドIC
パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107687A JPS60747A (ja) | 1983-06-17 | 1983-06-17 | レジンモ−ルドicパツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58107687A JPS60747A (ja) | 1983-06-17 | 1983-06-17 | レジンモ−ルドicパツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60747A true JPS60747A (ja) | 1985-01-05 |
Family
ID=14465419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58107687A Pending JPS60747A (ja) | 1983-06-17 | 1983-06-17 | レジンモ−ルドicパツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60747A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4857989A (en) * | 1986-09-04 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
EP0843358A3 (de) * | 1992-11-27 | 1998-05-27 | Esec Sempac S.A. | Elektronikmodul in Flachbauweise und Chipkarte |
US6472730B1 (en) * | 1999-04-23 | 2002-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
WO2005078794A1 (de) * | 2004-02-16 | 2005-08-25 | Infineon Technologies Ag | Nicht planar ausgebildete integrierte schaltungsanordnung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5772337A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-06-17 JP JP58107687A patent/JPS60747A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5772337A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Semiconductor device |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4857989A (en) * | 1986-09-04 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
EP0843358A3 (de) * | 1992-11-27 | 1998-05-27 | Esec Sempac S.A. | Elektronikmodul in Flachbauweise und Chipkarte |
US6472730B1 (en) * | 1999-04-23 | 2002-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
WO2005078794A1 (de) * | 2004-02-16 | 2005-08-25 | Infineon Technologies Ag | Nicht planar ausgebildete integrierte schaltungsanordnung |
US7633149B2 (en) | 2004-02-16 | 2009-12-15 | Infineon Technologies Ag | Integrated circuit arrangement |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS58207657A (ja) | 半導体装置及びその製造方法 | |
JPS60747A (ja) | レジンモ−ルドicパツケ−ジ | |
JPH0729927A (ja) | 半導体集積回路装置の製造方法 | |
JPS63179557A (ja) | 半導体装置用リ−ドフレ−ム | |
JPH02125454A (ja) | 樹脂封止型半導体装置 | |
JPS60195955A (ja) | 半導体装置 | |
JPH05109976A (ja) | 半導体装置 | |
JPH03149865A (ja) | リードフレーム | |
JP2788011B2 (ja) | 半導体集積回路装置 | |
JPS6123348A (ja) | 樹脂封止型半導体装置 | |
JPH0526760Y2 (ja) | ||
JPH0366152A (ja) | 半導体集積回路モジュール | |
JPS6224654A (ja) | 半導体パツケ−ジ | |
JP2758677B2 (ja) | 半導体装置及びその製造方法 | |
JPH02127092A (ja) | Icカードモジユール | |
JPS63107152A (ja) | 樹脂封止型電子部品 | |
JPH1140704A (ja) | 半導体装置 | |
JPS6232622B2 (ja) | ||
JPH02106061A (ja) | 半導体リードフレームのテーピング方法 | |
JPS639372B2 (ja) | ||
JPH02198160A (ja) | 樹脂封止半導体装置 | |
JPH02205056A (ja) | 集積回路パッケージ | |
JPH04164353A (ja) | 樹脂封止型半導体装置 | |
JPH06196512A (ja) | 樹脂封止型半導体装置 | |
JPS61125059A (ja) | リ−ドフレ−ムおよびそれを用いた半導体装置 |