JPH0241267A - 像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 目　　次 Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ１発明が解決しようとする問題点 り０問題を解決する手段 Ｅ、実施例 Ｅ−１，用語の定義 Ｅ−２，プリンタの制御システム Ｅ−３，クリップ及び回転されるカットの配列Ｅ−４，
累積手段（ラスタ・バッファ）のアドレス発生回路 Ｅ−５，パターン・メモリのアドレス発生回路Ｅ−６．
クリップ及び回転 Ｅ−７０回転論理手段 Ｅ−８，クリップ論理手段 Ｆ０発明の効果 Ａ、産業上の利用分野 本発明は、ラスタ式或いは全点アドレス可能なプリンタ
で印刷される像を形成する装置に関する。

本発明は、ペル（画素）形式で予じめ記憶されたパター
ンから印刷しようとする像を形成する装置であり、特に
もっと正確に幾つかのパターンを重ねることのできるよ
うペル単位でパターンを除去乃至クリップする装置に関
する。

Ｂ、従来技術 全点アドレス可能な（ＡＰＡ）プリンタで印刷される像
は通常は、ラスタ像として記憶される。

その像はラスク記憶装置即ちラスタ・バッファから、プ
リンタを介して印刷媒体にドツト単位で写像される。も
っとも簡単な場合、ペル（ドツト又は画素）は黒か白で
あり、ラスタ・バッファに２進値として記憶される。

２５．４ｍ　（１インチ）あたり２４０ペル程度の低解
像度の場合でさえ、標準のレターサイズのページは、約
５４０万ビツトを記憶できるメモリを必要とする。もっ
とも普通に使用される技法は、パターン・メモリに記憶
されたパターンを表わすよう打鍵される文字やコードを
ページ・メモリに記憶することであった。典型的なパタ
ーンは文字、終止符等である。顧客の文字には商標やビ
ジネス・ロゴを含み、フォントも入り混じったものが使
用される。ページ・バッファ中のコマンドに従い、パタ
ーンはパターン・メモリからラスタ・バッファに移され
る。ラスタ・バッファは１ペ一ジ全体のペル像か、印刷
されるペルの前の２・３百のペルの行を含むことができ
る。従って、ページ・バッファからのコマンドに従い、
ラスタ・バッファに移される予じめ記憶されたパターン
によって。

ページ・バッファ中にそのページが編集乃至形成される
。

この技法は、同じページ上にテキストやグラフィックス
（図形）を組合わせることができ、またこれと並行して
高速でページを印刷できる。

テキストであろうとグラフィックスであろうと、像はパ
ターン・メモリ中に１つ以上のパターンとして記憶され
る。そして互いに隣接する文字枠即ち予じめ割当てた文
字の位置にそのパターンを位置づけることによってラス
タ・バッファに像が形成される。

しかし通常は、パターンの一部を除去（トリミングやク
リップとも云う）することによって、成るパターンの占
めるスペースを変えることのできるのが望ましい。

Ｃ０発明が解決しようとする問題点 従来技術では、印刷時の方向づけ（回転方向）を変える
際パターン・メモリから像メモリ即ちラスタ・バッファ
にカッド単位或いはサブブロック単位で移すため、その
単位でしかパターンのサイズを調節できなかったので、
きめの細かい印刷ができなかった。これは特に互いにオ
ーバーラツプ（重量）するパターンを印刷する場合その
柔軟性や配列を制限していた。

Ｄ０問題を解決する手段 本発明に於て、印刷しようとする像のため予じめ記憶し
たパターンを選択的に移すことによって像を形成する装
置は、印刷しようとするラスタ像を形成するのに使用さ
れる個別のパターンをペル形式で記憶するパターン・メ
モリを含む。第１のアドレス手段を用いることによって
１選択したパターンがカッド（１群のペルがマトリック
ス状に配列されて成る小パターン）のペルとしてパター
ン・メモリから像メモリに移送手段により移される。移
送手段は、パターンを印刷する方向に従ってカッドをク
リップさせ回転させる。第２のアドレス手段が像メモリ
中のアドレスを与える。その像メモリのそのアドレス位
置には、移されたパターンが記憶される。

本発明は、移される１つのカッド中のペルの行又は列単
位でペルをクリップする手段を更に設けたため、パター
ンがカッドとして移送されることを許容するだけでなく
、カッド中のペルの行や列がクリップされるのを許容す
る。少なくとも端のカッドはクリップできる必要がある
。何故ならばカッド全体のクリップは、クリップしよう
とするカッドをスキップ即ちアドレスしないようにする
のが最大処理速度を実現できるからである。

Ｅ、実施例 Ｅ−１，用語の定義 本発明の好適な実施例の詳細な説明では下記の用語を使
用する。

ペルは画素のことであり、像のうちの最も小さいユニッ
トである。時としてドツトとも云う。ペルはまた像をド
ツトやエレメントにするときの解像度を意味する。例え
ば（２５，４ｎｏ即ち１インチあたり）２４ｏペルとい
うのは、各平方インチが２４０Ｘ２４０即ち５７６００
ペルから成ることを示す。習慣で１というペルの値は黒
のペルを表わし、０というペルの値は白のペルを表わす
。ピクセルという語もペルと同義語としてこの分野では
しばしば使用される。

［像Ｊは、印刷しようとする記憶された一群のペルとし
て１つのページを表わしたものを意味する。但しペルの
値は黒と白の場合２進値であり、グレー・スケールの印
刷の場合複数ビットである。

パターンは、フォントの文字や図形、１つの像を形成す
るのに通常使用される幾つかのパターン等、成る種の目
的物のグラフィックスを表わすペルの矩形のアレイを意
味する。

「カッド」は１つのパターンのうちの４Ｘ４のサイズの
矩形のサブアレイ即ち小パターンを意味し、１６個のペ
ルで構成される。他のサイズの小パターンでも良い、「
パターン・メモリ（ＰＳ）Ｊは、パターンを記憶するメ
モリを意味する。

［ラスタ・バッファ（ＲＢ）Ｊは、像を記憶するメモリ
であり、そこで編集が行なわれ、時にはそのメモリから
ページが印刷される。そのメモリはカッド即ち１６ビツ
トのリニア・ワードによってアクセスされ得る。

［全＠　（ＴＶ）Ｊは、パターン・メモリ中のパターン
、即ちラスタ・バッファへ移されるパターンのガツト単
位のｌ１ｌ（１よりも小さしすを意味する。’ｒｗ−ｐ
ｗの差は、クリップしようとするガツトの数である６個
々のペルのクリップはマルチプレクシングによって行な
われる。

「パターンの高さ（ＰＨ）Ｊは、ラスタ・バッファへ移
されるパターンのカッド単位の高さ（１よりも小さい）
の高さを意味する。

「クリップ」は、アドレスをスキップすることによりカ
ッドを除去することか又は成るパターンの右方の列のペ
ル又は下方の行のペルを、そのクリップしようとするペ
ルの値を強制的に０にすることにより、抹消することを
意味する。

ｒＩＧｓ　（像発生システム）」は、パターン・メモリ
からラスタ・バッファへパターンを移すことによって像
を生じる。これは−時に１６ビツトのデータを移すハー
ドウェアで行なわれる。

各１６ビツトのワードは１個のカットのデータを表わす
。各カッドはラスタ・バッファの中に論理的にオア動作
され、従って既にその場所にあるデータの上に重なる（
オーバーレイする）。

Ｅ−２，プリンタの制御システム 第１図のＩＯ５（像発生システム）のブロック図は、下
記のプリンタ制御システムを表わす。即ちこのシステム
では予じめ記憶されたパターンが選択され、パターン移
送手段１０１の制御下で移される。パターン移送手段１
０１はプロセッサ・バス１０７を介して制御プロセッサ
に結合される。

第２のバス１０９．ＭＭＩＤ／ＤＭＡ　（主メモリ入出
力／ダイレクト・メモリ・アクセス）がプロセッサ・バ
ス１０７に結合可能であるが、その機能は本発明の説明
に必要ない。

パターン移送手段１０１は３つの出力のアドレス信号の
組、Ｔアドレス、Ｓアドレス及びＰアドレスを与える。

Ｐアドレスはパターン・メモリ（図示せず）に予じめ記
憶されたパターンのアドレスである。選択された。予じ
め記憶されたパターンがパターン・メモリからラスタ・
バッファに移される。ラスタ・バッファは像バッファ又
は累積手段とも呼ばれる。

ラスタのペル又はドツトとして印刷されるページは累積
手段と呼ばれるラスタ・バッファに組立てられる。選択
された、予じめ記憶されたパターンがその累積手段中で
位置づけられる位置は、Ｓアドレス及びＴアドレスによ
り制御される。Ｓアドレスはカラム（列）を特定し、Ｔ
アドレスは行を特定する。これらのアドレスは下記でも
っと詳細に説明するパイプライン配列を介して与えられ
る。

ＲＢＩ（ラスタ・バッファ・インターフェイス）用の制
御信号及びＰＳＩ　（パターン・メモリ・インターフェ
イス）用の制御信号が夫々ＲＢＩ制御手段１０５及びＰ
ＳＩ制御手段１０３によって与えられる。これらの制御
信号は、読出し、書込み、メモリ選択、及びメモリ承認
という動作を教示する。

移そうとするパターンを含むデータはデータ径路コント
ローラ１１１によって制御される。ＰＢＤＡＴＡ　（ラ
スタ・バッファ・データ）は累積手段に、パイプライン
構造を介して方向づけされる。

パターン・データはパターン・メモリに差し向けられ、
フォント等を含む所定の像のパターンをダウンロードす
ることができるようにする。

累積手段に移送中の予じめ記憶されたパターンは回転手
段により回転され、クリップされることができる。回転
手段はパターン移送手段１０１及びデータ径路コントロ
ーラ１１１を含む。

これらのパターンはカッドのペルによって例えば−遍に
１６ペルずつ移される。他のサイズのカッドも可能であ
り１本発明の範囲内である＝１６１６ビツトデータ・ワ
ードを移送し作動するプロセッサを用いる場合、１６と
いう数が好ましい。

Ｅ−３，クリップ及び回転されるカッドの配列第２Ａ図
乃至第２Ｄ図は、予じめ記憶したパターン中のカッドの
配列を示したものである。第２Ａ図は、２０個のカッド
の予じめ記憶したパターンを表わす。これらのカッドは
幅４ビット、高さ４ビツトである。そのパターンは５個
のカッド分の幅と５４個のカッド分の高さとを有する。

ＴＷは全幅、ＰＨはパターンの高さである。全パターン
が必ずしも使用されないから、全幅（ＴＶ）を所望のパ
ターン幅（ｐｗ）まで減すためにクリップが用いられる
。第２Ａ図に示す例では、５列のカッドのうち右方の２
列のカッドがクリップされる。即ち累積手段には移送さ
れない。

そのパターンの移送中１回転されることがある。

移送パターンの方向付けを指定するにはコマンド・スト
リーム中の１対のビットが使用できる。−例として、０
０が非回転を指示する。同様に、０１が９０度回転（横
向き印刷）を、１０が１８０度回転を、また１１が２７
０度回転を指示する。

第２Ｂ図は、９０度回転された場合、累積手段中に移送
後、方向づけられることになる筈の、２０個のカッド全
部の位置を、クリップせずに示す。

第２Ｃ図及び第２Ｄ図は、夫々１８０度及び２７０度の
回転時に、累積手段中でカッドがどのように方向づけら
れているかを示す。

ＰＨ及びＰＷの長さは回転しても変化しない。

カッドの方向づけに関しそれらの位置は不変のままであ
る。

第３Ａ図乃至第３Ｅ図は１個々のカッド中のビット配列
を示す、第３Ａ図乃至第３Ｄ図は、矩形のカッドを表わ
し、第３Ｅ図は直線配列のカッドを表わす。ビット１５
が１６ビツト・ワードの最上位ビットであり、ビットＯ
が最下位ビットである。

これらのカッド中の個々のビットは、カッドの再配列と
同様の回転を行うよう再配列する必要がある。第３Ａ図
乃至第３Ｄ図は、夫々Ｏ度回転、９０度回転、１８０度
回転及び２７０度回転を示す。

回転を行うため、これらのカッドはパターン・メモリか
ら逐次取出される。第２Ａ図はカッドがアドレスされ、
パターン・メモリから取出される順序（０乃至１９）を
示す。これらのカッドのビットは１６ビツト・ワードと
して並列に取出される。カッド０が最初にアドレスされ
るが、そのアドレスはページ・バッファからのコマンド
が決める。他のカッドの番号のアドレスはその初期アド
レスからのオフセット即ちずれの量である。

カッドの列は、スキップしようとする列のアドレスをス
キップすることによってクリップできる。

例えば、第２Ａ図に示すカッドをクリップするには、そ
のカッドのアドレス順序は、Ｏ−１−２−７となる。累
積手段中にカッドが記憶されるときのＳアドレス及びＴ
アドレスは、指示した方向づけ（回転）に従って変化さ
れる。このＳアドレス及びＴアドレスは、累積手段中で
そのパターンの０のカッドが記憶される位置に初期設定
される。

Ｅ−４，累積手段（ラスタ・バッファ）のアドレス発生
回路 第４図は、Ｓアドレス及びＴアドレスを発生するための
ハードウェアを示す。Ｓアドレス用の１つの回路と、Ｔ
アドレス用の他の回路がある。上記のとおり、Ｓアドレ
スは累積手段中のカラム即ち列を指定し、Ｔアドレスは
カッドが記憶される行を指定する。

第４図のパイプライン中の第１のレジスタ４０１（幾つ
かの調時された並列のＤフリップ・フロップ群を表わす
）のセツティングは非同期的に行なわれる。レジスタ・
ステージ群は最初にリセットされ、その後プロセッサの
バスから必要に応じセットされる。特別のアドレス・ビ
ット、例えばＭＳＢ　（最上位ビット）が、第１ステー
ジのレジスタ４０１がロードされるのを表わすよう使用
される。

２相のクロックＡ及びＢが、そのシステム全体で使用さ
れる。第１ステージのレジスタ４０１がロードされると
き、その出力信号は加算器４０２の一組の入力端子群に
与えられる。加算器４０２への他の入力信号（加数）は
ＰＷ（パターンのｌ１１）又はＰＨ（パターンの高さ）
の値か、ＰＷ又はＰＨの値の４倍又は１６倍である。Ｐ
Ｗ又はＰＨの値をそのレジスタの最上位桁の方へ２ビッ
ト位置シフトすることによって４倍が得られる。１６倍
なら、４ビット分、位置をシフトする必要がある。

シフト動作は当分野で良く知られている態様でマルチプ
レクサにより行なわれるから、詳細に説明する必要はな
いであろう。

加算器４０２からの出力信号は、アドレス解読データの
ＭＳＢ及びＢ位相クロック信号により付勢されるＡＮＤ
ゲート・ネットワーク４０３からの出力信号によって第
２ステージのレジスタ４０４の中に調時されるＳアドレ
ス及びＴアドレスである。次のへ位相のクロック信号の
ところで、第２ステージのレジスタ４０４の中味が第３
ステージのレジスタ４０５の中にセットされる。次のＢ
位相クロック信号が第３ステージのレジスタ４０５の中
味を第４ステージのレジスタ４０７の中にセットし、第
４ステージのレジスタ４０７が累積手段にＳアドレス及
びＴアドレスを与える。ステージの数はそのアドレスを
パターン・メモリからのデータと同期させるのに使用さ
れる。

第４ステージのレジスタ４０７からの出力信号を第３ス
テージのレジスタ４０５の入力端子へＯＲゲート４０９
を介して結合する加算器４１１によって一連のアドレス
が発生される。

下記のテーブルは、累積手段中に正しい方向づけでカッ
ドを記憶する加算器４０２及び４１１の動作を要約した
ものである。

上記のｒＬＩＮＪは、１６ビツトのデータが、矩形のカ
ッド（０）として扱われるか、リニア（直線）の半ワー
ド（１）として扱われるかを示す。ｒＲＯＴＪ信号は、
上述の回転信号である。

Ｓ及びＴの値は、プロセッサ・バスから第１ステージの
レジスタ４０１にロードされる。ｒＳＡＩ　Ｎ　Ｉ　Ｔ
Ｊ　　（Ｓアドレス初期値）及びｒＴＡ　　ＩＮＩＴＪ
　　（Ｔアドレス初期値）の値は、加算器４０２から第
２ステージのレジスタ４０４にシフトされる値である。

Ｅ−５，パターン・メモリのアドレス発生回路パターン
・メモリのためのアドレス発生回路は、Ｓ及びＴのアド
レスのための第４図に示したアドレス発生回路と似てい
るが、唯一の相違は、加算器４０２が必要でなく、加算
器４１１がそのアドレスを１つずつ増加させることだけ
を必要とすることである。

Ｅ−６，クリップ及び回転 左の列又は下の行からのペルのクリップは、パターン・
メモリからのデータがデータ径路パイプラインを通るの
を禁止することによってか、又はこれらのアドレスの発
生時にこれらのカットの為のアドレスをスキップするこ
とによって行なわれる。前者は、説明中の実施例の場合
である。入力データを、累積手段中に既にあるデータと
オア動作することによってバッファ・メモリ中に像が累
積される。この結果、像のオーバーレイ（重畳）が可能
となる。成る特定のカッドを送るための期間中、累積手
段にデータが通されなければ、そのアドレス位置に既に
あるデータは不変のままである。累積手段の中味は、デ
ータがプリンタに読出されるときゼロにセットされる。

パターン・メモリから累積手段へのデータ・パイプライ
ンの一部を第５図に示す。個々のビットの行又は列のク
リップは、各カッド中のビットの回転とともに行なわれ
る。Ｓアドレス及びＴアドレスの操作によりカッドが回
転されるが、各カッド中のビットもパターンを正しく方
向づけるよう回転される必要がある。

コマンドのストリームは、コマンド・パイプライン５０
１に於るプロセッサ・バスを介してページ・メモリから
パイプライン式に与えられる。コマンド・パイプライン
５０１中のタイミング手段及びコマンド解読器は、クリ
ップ制御回路５０３及び回転制御回路５０７に信号を与
える。

クリップ制御回路５０３に与えられる信号は、第７図に
関連して後述するＰＷＩＩ−１４、ＰＨ１３−１４、Ｂ
ＲＯＷ、ＲＣＯＬ及びＬＩＮを含む。回転制御回路５０
７への信号は、ＬＩＮ、ＲＯＴＯＯｌＲＯＴＯ１、ＲＯ
Ｔｌｏ及びＲＯＴｌｌを含む。ＲＯＴＸＸは、夫々０度
、９０度、１８０度及び２７０度の回転のためのコマン
ドである。クリップ論理回路５０５及び回転論理回路５
０９はパターン・メモリ・データ・パイプライン中にあ
り、該パイプラインはそのタイミングがアドレス群と互
換性があるように２相りロック信号により調時されるレ
ジスタを含む。パターン・メモリから累積手段（ラスタ
・バッファ）に移すアドレス及びデータを同期させるの
は、従来技術に属するので、ここでは詳細に説明しない
。

Ｅ−７１回転論理手段 回転論理手段５０９はマルチプレクサとして導入でき、
その１つのステージを第６Ｂ図に示す。

ＯＲゲート６５１からの信号ＲＢＯＯＩＮは、ラスタ・
バッファ（累積手段）への、おそらくは中間のタイミン
グ・レジスタ群を介しての最上位ビットの入力信号であ
る。第６Ｂ図に示すマルチプレクサ・ステージへの入力
信号は、第５図のクリップ論理手段５０５からのパター
ン・メモリ・データ・ビットＰＳＤＢＯＯＯＵＴ、ＰＳ
ＤＢＯ３０ＵＴ、ＰＳＤＢ１５０ＵＴである。第３Ａ図
乃至第３Ｄ図は、左上のセル即ち累積手段中のビット位
置００が種々の回転方向に合わせてこれらのビットを含
むことを示す。非回転の場合、ＰＳＤＢ　ＯＯＯＵＴが
ＡＮＤゲート６５３のところのＲＯＴＯＯ信号によりゲ
ートされ、従ってＯＲゲート６５１にゲートされる。同
様に、ＰＳＤＢ　１２ＯＵＴがＡＮＤゲート６５５のと
ころの信号Ｒ○ＴＯＩによりゲートされ、９０度回転を
生じさせる。１８０度回転及び２７０度回転は、ＡＮＤ
ゲート６５７のところの信号ｒＲＯＴ１０Ｊで以ってＲ
８ＤＢ１５０ＵＴをゲートすること、或いはＡＮＤゲー
ト６５９のところの信号ｒＲＯＴ１１Ｊで以ってＲ３Ｄ
ＢＯ３０ＵＴをゲートすることによって夫々行なわれる
。他のビット、即ちＲＢＯＩＩＮ−ＲＢ１５ＩＮには、
第３Ａ図乃至第３Ｄ図から決められる態様で同様のマル
チプレックス（多重）動作が施される。

Ｅ−８，クリップ論理手段 クリップ論理手段５０５の詳細は第６Ａ図に示す。信号
ＰＳＤＢＯＯＩＮ−ＰＳＤＢ１５ＩＮはパターン・メモ
リから供給され、ＰＳＤＢＯＯＩＮを除いてＡＮＤゲー
ト６０１に与えられる。各信号ＰＳＤＢＯＩＩＮ−ＰＳ
ＤＢ１５ＩＮは夫々ゲート信号０８ＯＬ−ＧＳ１５によ
りゲートされ、第５図のクリップ制御回路５０３により
供給される。上述のとおり、これらのビット（即ちペル
）は累積手段の中にオア動作で入力される。従って。

成るビットをゼロに強制することにより、即ちクリップ
論理手段５０５にゲートしないことにより。

そのビットは効果的にクリップされる。

ゲート信号Ｇ５０Ｉ−ＧＳ１５は第７図の真理値テーブ
ルから決定される。最初の９列はクリップ制御回路５０
３への入力信号であり、最後の１５列は第６Ａ図のＡＮ
Ｄゲート６０１に供給されるゲート信号である。このテ
ーブルはＰＳＤＢＯＯが常に通される（テーブル中、１
という論理値で示す）ことを示す。他のゲート信号は制
御信号に依存する。第６Ａ図のＡＮＤゲート６０１への
ゲート信号を、説明のための一例として使用する。

第６八図中のＡＮＤゲート６０１は、ＰＳＤＢ０３ＩＮ
を通すため又はクリップするためＧ５Ｏ３信号によって
制御される。第７図の真理値テーブルから、プール代数
の簡約化技法により、下記のようになる。

Ｇ　Ｓ　Ｏ３＝　Ｌ　Ｉ　Ｎ　＆　（Ｐ　Ｗ　１１　ｖ
　Ｐ　Ｗ　１２　）　ｖＲＣＯＬ　’　　ｖ　Ｐ　Ｗ　
ｌ　　３　＆　Ｐ　Ｗ　１４＆記号はプールのＡＮＤ操
作、■はプールのＯＲ動作、′はプールのＮＯＴ　（反
転又は補数）である。従って、Ｇ５Ｏ３信号は、カッド
が直線（リニア）てあり且つＰＷＩＩ又はＰＷＩ　２信
号がオンであるとき、又はＲＣＯＬ信号がオンでないと
き、或いはＰＷＩ３及びＰＷＩ４の両方が同時にオンの
ときはいつでも論理値の１である。従って、第７図の真
理値テーブルが与えられれば。

全てのゲート信号Ｇ５０Ｉ−ＧＳ１５はこの分野の当業
者が容易に決定できる。

上記で詳細に説明した構成は、パターン・メモリ中の対
応するアドレスをスキップするか又はデータの通過を禁
止することによってカッド全体をクリップでき、また上
述の技法を用いて個々の列や行のビット（ペル）を、ク
リップできるものである。これにより整数のカッドによ
ってのみパターンをクリップできた従来技法の場合より
も、もっと細かくページを編集できる。

Ｆ０発明の効果 本発明では、カッド単位でのクリップや回転を行なえる
ので処理速度を高めることができるだけでなく、カッド
中のペルの行や列単位でもクリップできるので、細かい
ページの編集動作が行なえる。

【図面の簡単な説明】

第１図は、本発明が利用されるシステムのブロック図で
ある。第２Ａ図乃至第２Ｄ図は、種々の回転方向に対し
カッドを写像することを示すパターンを表わす図である
。第３Ａ図乃至第３Ｄ図は、種々の回転方向に合せて累
積手段中に写像する順序を示すペルのカッドを表わす図
である。第３Ｅ図は、直線配列のカッドを表わす図であ
る。第４図は、Ｐアドレス、Ｓアドレス及びＴアドレス
を発生する論理回路のブロック図である。第５図はクリ
ップし、且つ回転するパターン・メモリ・データ用のパ
イプラインのブロック図である。第６Ａ図は、第５図の
クリップ論理を実行する回路を示す図である。第６Ｂ図
は、第５図の回転論理で使用されるマルチプレクサの１
ビツトの論理回路図である。そして第７図は真理値テー
ブルを表わす図である。 １０１　、、、パターン移送手段、１０３．、、Ｐ　Ｓ
　Ｉ（パターン・メモリ・インターフェイス）制御手段
、１０５．、、ＲＢＩ　（ラスタ・バッファ・インター
フェイス）制御手段、ｉｌｂ、、データ径路コントロー
ラ、４０１．４０４．４０５．４０７゜０．第１〜第４
ステージのレジスタ、４０２，４１１００．加算器、５
０３．、、クリップ制御回路、５０５０６．クリップ論
理手段、５０７．、、回転制御回路。 ５０９　、、、回転論理手段、Ｐ−ＡＤＤＲ，、、パタ
ーン・メモリのパターン・アドレス、５−ＡＤＲＲ。 ０．ラスタ・バッファの列アドレス、Ｔ−ＡＤＲＲ。 ０．ラスタ・バッファの行アドレス。

Claims (1)

1. 【特許請求の範囲】 　像メモリ手段中に形成され、一群のペルとして印刷さ
   れる像を形成するため、予じめ記憶された像パターン又
   はその一部を選択的に移すことによって像を形成する装
   置にして、 個々の像パターンをペル形式で記憶するためのパターン
   ・メモリ手段と、 上記パターン・メモリ手段から、１つの選択されたパタ
   ーンを含むペルのカッドを取出すための第１のアドレス
   手段と、 上記像メモリ手段に上記ペルのカッドを移す移送手段と
   を含み、 上記移送手段が、 移される１つのカッド中のペルの行又は列単位でペルを
   クリップする手段と、 上記ペルのカッドを回転させる手段と、 印刷像形成のため上記移送手段からのカッドが記憶され
   るときのアドレスを上記像メモリ手段に与える第２のア
   ドレス手段とを含むこととより成る像形成装置。