JP3672184B2 - 中継用マクロセル - Google Patents
中継用マクロセル Download PDFInfo
- Publication number
- JP3672184B2 JP3672184B2 JP2000380098A JP2000380098A JP3672184B2 JP 3672184 B2 JP3672184 B2 JP 3672184B2 JP 2000380098 A JP2000380098 A JP 2000380098A JP 2000380098 A JP2000380098 A JP 2000380098A JP 3672184 B2 JP3672184 B2 JP 3672184B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- input signal
- gate
- mos transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に電源の異なる回路ブロック間に配置するレベルシフト機能付きの中継用マクロセルに関する。
【０００２】
【従来の技術】
携帯機器などでは待機時の低消費電力化の観点から、近年ＣＭＯＳ型半導体集積回路でも必要のない回路は電源を切って消費電力の削減を行うことが一般的となった。これは、半導体集積回路の微細化に伴い電源電圧およびしきい値電圧を下げざるを得ず、待機時消費電力が増加するという問題のためである。
【０００３】
電源を切った回路ブロックの入力や出力の処置などの一般的な注意や、電源を複数の系統に分けた場合、回路ブロック毎に電源を切るために電源系統間の電圧差に対する注意が必要である。
【０００４】
図９は、従来におけるレベルシフト回路の回路図である。これは、２入力ＮＡＮＤ回路である。入力信号Ａ，Ｂおよびその反転信号は、ＶＤＤ１の電源系統に含まれている。ＮＭＯＳトランジスタＭＮ９０３は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ９０１，ＰＭＯＳトランジスタＭＰ９０１）を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ９０４は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ９０３のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ９０２，ＰＭＯＳトランジスタＭＰ９０２）を介した入力信号Ｂの反転信号が供給されている。
【０００５】
また、ＮＭＯＳトランジスタＭＮ９０６は、ソースがＧＮＤに接続され、ゲートに入力信号Ｂが供給されている。ＮＭＯＳトランジスタＭＮ９０５は、ソースがＮＭＯＳトランジスタＭＮ９０６のドレインに接続され、ゲートに入力信号Ａが供給されている。
【０００６】
また、ＰＭＯＳトランジスタＭＰ９０３は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ９０３，ＭＮ９０４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ９０５は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ９０５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ９０３のゲートは、ＰＭＯＳトランジスタＭＰ９０５とＮＭＯＳトランジスタＭＮ９０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ９０５のゲートは、ＰＭＯＳトランジスタＭＰ９０３とＮＭＯＳトランジスタＭＮ９０３，ＭＮ９０４のドレインに接続されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ９０５とＮＭＯＳトランジスタＭＮ９０５のドレイン電圧が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、消費電力削減のために電源（ＶＤＤ１）を切ると、ＣＭＯＳ回路の出力信号はＧＮＤレベルまで低下するのに長い時間を要してしまう。これは、電源を切ってＭＯＳＦＥＴのゲート・ソース間電圧がしきい値電圧あたりまで低下するとソース・ドレイン間を流れる電流が微小になるためであり、出力電圧はＧＮＤレベルより幾分高い電圧に留まる傾向がある。電源の入った回路ブロックがその様な信号をそのまま入力信号として受け取ると、ＮＭＯＳトランジスタが十分にオフせず、スタティックリーク電流の増加を招くことになる。
【０００８】
図９において、例えば入力信号Ａが“Ｌ”レベルである時にＶＤＤ１を切った場合、インバータＩＮ１の出力は“Ｈ”レベル（ＶＤＤ１レベル）からＧＮＤレベルまで低下して、ＮＭＯＳトランジスタＭＮ９０３をオフ状態にする。しかし、ＧＮＤレベルよりも幾分高いレベルに留まってしまうことがあり、ＮＭＯＳトランジスタＭＮ９０３は完全にオフ状態にならない。そのため、ＶＤＤ２からＧＮＤにリーク電流が流れてしまう。
【０００９】
また、電源電圧を系統間で意図的に変えていない場合についても、しきい値電圧を下げると電源系統間の僅かな電圧差でもスタティックリーク電流の増加が危惧される。
【００１０】
その様なことを防ぐため、同電位で動作する回路ブロックの場合、電源の入った回路ブロックの入力部分で電源の切れた回路ブロックからの信号を遮断する処置として、ＮＡＮＤゲート、クロックド・インバータ、ラッチまたはフリップ・フロップ等を挿入するが、回路規模が大きくなってしまう。
【００１１】
また、ＣＭＯＳ回路は、入力端子にＰＭＯＳトランジスタのドレインが含まれる場合、電源を切ってＰＭＯＳのソースおよびＮウェル電位が低下すると、ドレイン・Ｎウェル間のＰＮ接合が順方向バイアスになり電流が流れてしまうため、入力端子の入力インピーダンスの低下が起こる。入力端子に電流が流れ込んでしまうと、スタティック電流の増加や誤作動の要因になる。
【００１２】
本発明の目的は、動作に必要のない電源を切った場合に、安定した動作を行うレベルシフト機能付中継用マクロセルを提供することである。
【００１３】
【課題を解決するための手段】
この発明による中継用マクロセルは、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源と前記第２の電源との間に接続された第１の電流経路と第２の電流経路を有し、前記第１の電流経路の前記第２の電源側に接続され、第３の電位または接地電位である第１の入力信号と前記第２の電位または接地電位である第２の入力信号により制御される第１のスイッチ回路と、前記第２の電流経路の前記第２の電源側に接続され、前記第１の入力信号の反転信号と前記第２の入力信号の反転信号により制御される第２のスイッチ回路とから成る第１のレベルシフト回路とを具備することを特徴としている。
【００１４】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力される第１のレベルシフト回路と、前記第１のレベルシフト回路の出力を保持する第１の保持回路と、前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、前記第１の保持回路と前記第２の電源との間に接続された第２のスイッチ素子とを備え、前記第１のスイッチ素子は、前記第１の電位または接地電位である第２の入力信号により制御され、前記第２のスイッチ素子は、前記第２の入力信号の反転信号により制御されることを特徴としている。
【００１５】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力されるレベルシフト回路と、前記レベルシフト回路と前記第２の電源との間に接続され、前記第１の電位または接地電位である第２の入力信号により制御されるスイッチ素子と、前記レベルシフト回路の出力信号と前記第２の入力信号とこの反転信号が供給されるクロックド・インバータとを具備することを特徴としている。
【００１６】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位からなる第１および第２の入力信号とこれら反転信号が入力される第１のレベルシフト回路と、前記第１のレベルシフト回路に接続され、前記第１のレベルシフト回路の出力信号を保持する第１の保持回路と、前記第１の電源に接続され、前記第１および第２の入力信号とこれら反転信号が入力される第２のレベルシフト回路と、前記第１および第２のレベルシフト回路に接続され、前記第２のレベルシフト回路の出力信号を保持する第２の保持回路と、前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、前記第２のレベルシフト回路と前記第２の電源との間に接続された第２のスイッチ素子と、前記第１の保持回路と前記第２の電源との間に接続された第３のスイッチ素子と、前記第２の保持回路と前記第２の電源との間に接続された第４のスイッチ素子と、ソースが前記第１の電源に接続され、ゲートに前記第１のレベルシフト回路または前記第１の保持回路の出力信号が供給される一導電型の第１のＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のレベルシフト回路または前記第２の保持回路の出力信号が供給される逆導電型の第２のＭＯＳトランジスタとを備え、前記第１および第２のスイッチ素子は、前記第１の電位または接地電位である第３の入力信号により制御され、前記第３および第４のスイッチ素子は、前記第３の入力信号の反転信号により制御されることを特徴としている。
【００１７】
この発明によれば、ある電源系統を切ってその系統から電源供給を受けている回路ブロックの信号が不安定になっても、電源の入っている回路ブロックの動作に影響がおよぶことを防ぐことができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるイネーブル付きバッファ（２入力ＮＡＮＤゲート）になっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａ，入力信号ＶＯＦＦおよびこれらインバータＩＮ１，ＩＮ２の出力信号により制御されるバッファから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００１９】
バッファについて説明する。ＮＭＯＳトランジスタＭＮ１０３（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ１０１，ＰＭＯＳトランジスタＭＰ１０１）の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ１０３と並列に接続されたＮＭＯＳトランジスタＭＮ１０４（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ１０３のドレインと接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ１０２，ＰＭＯＳトランジスタＭＰ１０２）の出力信号が供給されている。そして、ＰＭＯＳトランジスタＭＰ１０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ１０３およびＮＭＯＳトランジスタＭＮ１０４のドレインに接続されている。
【００２０】
また、ＮＭＯＳトランジスタＭＮ１０６（第３のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ１０６と直列に接続されたＮＭＯＳトランジスタＭＮ１０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ１０６のドレインに接続され、ゲートに入力信号Ａが供給されている。そして、ＰＭＯＳトランジスタＭＰ１０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインはＮＭＯＳトランジスタＭＮ１０５のドレインと接続されている。
【００２１】
また、ＰＭＯＳトランジスタＭＰ１０３のゲートはＰＭＯＳトランジスタＭＰ１０５およびＮＭＯＳトランジスタＭＮ１０５のドレインに、ＰＭＯＳトランジスタＭＰ１０５のゲートはＰＭＯＳトランジスタＭＰ１０３およびＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレインに接続されている。そして、出力信号ＺとしてＰＭＯＳトランジスタＭＰ１０３およびＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレイン電圧が出力される。
【００２２】
尚、ＮＭＯＳトランジスタＭＮ１０５，ＭＮ１０６のゲートに供給する入力信号を逆にしてもよい。すなわち、ＮＭＯＳトランジスタＭＮ１０５のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ１０６のゲートに入力信号Ａが供給されてもよい。
【００２３】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚは“Ｌ”レベルに固定される。ＮＭＯＳトランジスタＭＮ１０６のゲートには“Ｌ”レベルが供給され、オフ状態となる。また、ＮＭＯＳトランジスタＭＮ１０４のゲートにはインバータＩＮ２を介した入力信号ＶＯＦＦの反転信号（“Ｈ”レベル）が供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ１０４のドレイン電圧はＧＮＤレベルになり、出力信号ＺにはＧＮＤレベルの信号が出力される。
【００２４】
また、ＰＭＯＳトランジスタＭＰ１０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ１０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ１０５のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ１０３のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ１０３はオフ状態となる。
【００２５】
よって、入力信号Ａにより動作するＮＭＯＳトランジスタＭＮ１０５は、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ１０６がオフ状態になることによって遮断される。したがって、入力信号ＶＯＦＦが“Ｌ”レベルの時、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ１０４がオン状態になることによって、出力信号ＺはＧＮＤレベルに固定される。
【００２６】
また、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ１０４はオン状態となるので、ＮＭＯＳトランジスタＭＮ１０３とのドレインはＧＮＤレベルとなり、また、ＮＭＯＳトランジスタＭＮ１０６はオフ状態となる。したがって、ＶＤＤ１を切って入力信号Ａおよびその反転信号が不安定な状態になっても、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。
【００２７】
一方、入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルであるので、ＮＭＯＳトランジスタＭＮ１０４はオフ状態となり、ＮＭＯＳトランジスタＭＮ１０６はオン状態となる。
【００２８】
入力信号Ａが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭＮ１０３にはインバータＩＮ１を介した入力信号Ａの反転信号（“Ｈ”レベル）が供給され、オン状態となる。また、ＮＭＯＳトランジスタＭＮ１０５のゲートには“Ｌ”レベルが供給され、オフ状態となる。すると、ＮＭＯＳトランジスタＭＮ１０３のドレイン電圧はＧＮＤレベルになり、出力信号ＺにはＧＮＤレベルの信号が出力される。
【００２９】
また、入力信号Ａが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭＮ１０３にはインバータＩＮ１を介した入力信号Ａの反転信号（“Ｌ”レベル）が供給され、オフ状態となる。また、ＮＭＯＳトランジスタＭＮ１０５のゲートには“Ｈ”レベルが供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ１０６とＮＭＯＳトランジスタＭＮ１０５がオン状態となるので、ＮＭＯＳトランジスタＭＮ１０５のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ１０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給されるので、ＰＭＯＳトランジスタＭＰ１０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ１０３のドレイン電圧はＶＤＤ２レベルとなる。したがって、出力信号ＺにはＶＤＤ２レベルの信号が出力される。
【００３０】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態はレベルシフト回路として動作する。
【００３１】
よって、本実施形態は、レベルシフト回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
【００３２】
尚、上記説明では、出力信号ＺとしてＰＭＯＳトランジスタＭＰ１０３とＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレイン電圧が出力されるが、ＰＭＯＳトランジスタＭＰ１０５とＮＭＯＳトランジスタＭＮ１０５のドレイン電圧を出力としてもよい。この場合、上記説明に対して反転した信号レベルが出力される。
【００３３】
また、同様の問題を解決するための半導体装置が、特開平９−７４３４８号公報に開示されている。図１０に、この半導体装置の回路図を示す。低電圧電源（ＶＤＤＬ）を電源とするインバータ１０１と、高電圧電源（ＶＤＤＨ）を電源とする昇圧回路１０２、および、ＶＤＤＨを電源とするインバータ１０３で昇圧レベルシフタを構成している。この昇圧回路１０２は、ＶＤＤＨ電源と出力ノードであるＡ点の間にプルアップトランジスタとしてＰｃｈトランジスタ１１０が設けられ、ＶＳＳ電源と電流源の接続ノードであるＣ点の間に昇圧回路１０２の動作を制御するスイッチとしてＮｃｈトランジスタ１１１が設けられている。Ｐｃｈトランジスタ１１０とＮｃｈトランジスタ１１１のゲートにはＶＤＤＨ電源の回路からの信号が伝播されるＣＮＴ端子が接続され、制御機能部を構成している。
【００３４】
Ｎｃｈトランジスタ１１１がオンした場合、ＩＮ端子に伝播された電位は昇圧回路１０２で昇圧され、ＯＵＴ端子へ伝播され昇圧レベルシフタとして機能する。また、Ｐｃｈトランジスタ１１０がオンした場合、インバータ１０３にＶＤＤＨ電位が供給されるため、ＯＵＴ端子にＶＳＳ電位が出力される。このように、図１０の半導体装置は、Ｎｃｈトランジスタ１１１をオフすることにより昇圧レベルシフタとしての機能を遮断し、ＯＵＴ端子への出力をＶＳＳ電位に固定している。
【００３５】
しかしながら、Ｐｃｈトランジスタ１１０がオンした場合、Ａ点はＶＤＤＨ電位となり安定するが、もう一方の電流源の接続ノードであるＢ点は、ＶＤＤＬ電源を切った場合、電位が安定しなくなる。
【００３６】
それに対し本発明は、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ１０４がオン状態になることによって、ＮＭＯＳトランジスタＭＮ１０４のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ１０５がオン状態になるので、ＰＭＯＳトランジスタＭＰ１０５のドレイン電圧はＶＤＤ２レベルで安定する。
【００３７】
また、本発明の中継用マクロセルのレベルシフト機能部分は、少ないＭＯＳトランジスタで構成されているので、図１０の昇圧回路１０２よりも面積を小さくすることができる。
（第２の実施の形態）
図２は、第２の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ｄ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ｄ，入力信号ＶＯＦＦおよびこれらインバータＩＮ１、ＩＮ２の出力信号により制御されるラッチから構成されている。入力信号Ｄとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号Ｑ，ＱＮはＶＤＤ２の電源系統に含まれている。
【００３８】
ラッチについて説明する。ＮＭＯＳトランジスタＭＮ２０５（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ２０３（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０５のドレインに接続され、ゲートに入力信号Ｄが供給されている。ＮＭＯＳトランジスタＭＮ２０４（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０５のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ２０１，ＰＭＯＳトランジスタＭＰ２０１）を介した入力信号Ｄの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ２０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ２０３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ２０４（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ２０４のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ２０３のゲートが、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインに接続され、ＰＭＯＳトランジスタＭＰ２０４のゲートが、ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＮ２０３のドレインに接続されている。
【００３９】
また、ＮＭＯＳトランジスタＭＮ２０８（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ２０２，ＰＭＯＳトランジスタＭＰ２０２）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ２０６（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０８のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインに接続されている。ＮＭＯＳトランジスタＭＮ２０７（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０８のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３のドレインに接続されている。
【００４０】
そして、出力信号Ｑとして、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４，ＭＮ２０７のドレイン電圧が出力される。また、出力信号ＱＮとして、ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３，ＭＮ２０６のドレイン電圧が出力される。
【００４１】
このラッチ回路は、入力信号ＶＯＦＦによりＮＭＯＳトランジスタＭＮ２０５またはＮＭＯＳトランジスタＭＮ２０８のどちらかをオン状態とし、ＮＭＯＳトランジスタＭＮ２０５がオン状態となった場合は、入力信号Ｄに応じた信号を出力し、ＮＭＯＳトランジスタＭＮ２０８がオン状態となった場合は、保持された信号を出力し続ける。
【００４２】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ｄを出力信号Ｑ，ＱＮの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルであるので、ＮＭＯＳトランジスタＭＮ２０５はオン状態、ＮＭＯＳトランジスタＭＮ２０８はオフ状態となる。したがって、入力信号Ｄに応じた出力信号Ｑ，ＱＮが出力される。
【００４３】
入力信号Ｄが“Ｈ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ２０３のゲートには“Ｈ”レベルの信号が供給され、オン状態となる。一方、ＮＭＯＳトランジスタＭＮ２０４のゲートにはインバータＩＮ１を介した入力信号Ｄの反転信号（“Ｌ”レベル）が供給され、オフ状態となる。すると、ＮＭＯＳトランジスタＭＮ２０３のドレイン電圧はＧＮＤレベルになり、出力信号ＱＮとしてＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ２０４のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０４はオン状態となる。ＰＭＯＳトランジスタＭＰ２０４のドレイン電圧はＶＤＤ２レベルになり、出力信号ＱとしてＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ２０３のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０３はオフ状態となる。
【００４４】
入力信号Ｄが“Ｌ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ２０３のゲートには“Ｌ”レベルの信号が供給され、オフ状態となる。一方、ＮＭＯＳトランジスタＭＮ２０４のゲートにはインバータＩＮ１を介した入力信号Ｄの反転信号（“Ｈ”レベル）が供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ２０４のドレイン電圧はＧＮＤレベルになり、出力信号ＱとしてＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ２０３のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０３はオン状態となる。したがって、ＰＭＯＳトランジスタＭＰ２０３のドレイン電圧はＶＤＤ２レベルになり、出力信号ＱＮとしてＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ２０４のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０４はオフ状態となる。
【００４５】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態は入力信号Ｄに応じたレベルシフト回路として動作する。
【００４６】
一方、入力信号ＶＯＦＦが“Ｈ”レベルから“Ｌ”レベルに変化した場合、出力信号Ｑ，ＱＮには保持された信号を出力し続ける。入力信号ＶＯＦＦが“Ｌ”レベルであるので、ＮＭＯＳトランジスタＭＮ２０５はオフ状態に変化し、ＮＭＯＳトランジスタＭＮ２０８はオン状態に変化する。ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３のドレインノードと、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインノードとの電位差によって、ＮＭＯＳトランジスタＭＮ２０６，ＭＮ２０７のどちらか一方がオン状態となり、オン状態となったＮＭＯＳトランジスタのドレイン電圧はＧＮＤレベルとなる。オフ状態のＮＭＯＳトランジスタのドレイン電圧は、保持された信号レベルのままである。
【００４７】
この時、ＶＤＤ１を切ったとすると、入力信号Ｄは不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ２０５はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、保持した信号を出力し続けるので、出力信号Ｑ，ＱＮに影響はない。
【００４８】
よって、本実施形態は、レベルシフト機能のあるラッチ回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ｄおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第３の実施の形態）
図３は、第３の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるイネーブル付きフリップ・フロップになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ｄ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第４の入力信号）とクロック信号ＣＰＮが供給されるＮＡＮＤ回路と、ＶＤＤ２とＧＮＤ間にこのＮＡＮＤ回路の出力信号（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ｄ，ＮＡＮＤ回路の出力信号およびインバータＩＮ１，ＩＮ２の出力信号により制御されるマスター・ラッチ（第１のレベルシフト回路、第１の保持回路）とスレーブ・ラッチ（第２のレベルシフト回路、第２の保持回路）から成るフリップ・フロップから構成されている。入力信号Ｄとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとクロック信号ＣＰＮとこれらＮＡＮＤ論理とその反転信号および出力信号Ｑ，ＱＮはＶＤＤ２の電源系統に含まれている。
【００４９】
ＮＡＮＤ回路は、ＰＭＯＳトランジスタＭＰ３０２，ＭＰ３０３とＮＭＯＳトランジスタＭＮ３０２，ＭＮ３０３から構成されている。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ３０２，ＮＭＯＳトランジスタＭＮ３０２，ＮＭＯＳトランジスタＭＮ３０３が直列接続されている。ＰＭＯＳトランジスタＭＰ３０２とＮＭＯＳトランジスタＭＮ３０２のゲートにはクロック信号ＣＰＮが供給され、ＮＭＯＳトランジスタＭＮ３０３のゲートには入力信号ＶＯＦＦが供給されている。また、ＰＭＯＳトランジスタＭＰ３０２と並列にＰＭＯＳトランジスタＭＰ３０３が接続されている。ＰＭＯＳトランジスタＭＰ３０３は、ソースがＶＤＤ２に接続され、ドレインがＰＭＯＳトランジスタＭＰ３０２およびＮＭＯＳトランジスタＭＮ３０２のドレインに接続され、ゲートには入力信号ＶＯＦＦが供給されている。このＮＡＮＤ回路の出力信号が、ＮＭＯＳトランジスタＭＮ３１０とＮＭＯＳトランジスタＭＮ３１３に供給される。また、インバータＩＮ２（ＮＭＯＳトランジスタＭＮ３０４，ＰＭＯＳトランジスタＭＰ３０４）を介した信号、すなわち、ＮＡＮＤ回路の出力信号の反転信号が、ＮＭＯＳトランジスタＭＮ３０７とＮＭＯＳトランジスタＭＮ３１６に供給される。
【００５０】
次に、マスター・ラッチについて説明する。ＮＭＯＳトランジスタＭＮ３０７（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ３０５（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３０７のドレインに接続され、ゲートに入力信号Ｄが供給されている。ＮＭＯＳトランジスタＭＮ３０６（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３０７のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ３０１，ＰＭＯＳトランジスタＭＰ３０１）を介した入力信号Ｄの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ３０５（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３０６（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３０６に接続されている。そして、ＰＭＯＳトランジスタＭＰ３０５のゲートがＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ３０６のゲートがＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。
【００５１】
そして、ＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレイン電圧およびＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＮＭＯＳ３０６のドレイン電圧が、すなわち、入力信号Ｄに応じた信号が次段のスレーブ・ラッチに供給される。
【００５２】
また、ＮＭＯＳトランジスタＭＮ３１０（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ３０８（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３０９（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。そして、ＮＭＯＳトランジスタＭＮ３０８のドレインが、ＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続され、ＮＭＯＳトランジスタＭＮ３０９のドレインが、ＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続されている。
【００５３】
次に、スレーブ・ラッチについて説明する。ＮＭＯＳトランジスタＭＮ３１３は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ３１１は、ソースがＮＭＯＳトランジスタＭＮ３１３のドレインに接続され、ゲートに前段のマスター・ラッチのＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６，ＭＮ３０９のドレイン電圧（第３の入力信号）が供給される。ＮＭＯＳトランジスタＭＮ３１２は、ソースがＮＭＯＳトランジスタＭＮ３１３のドレインに接続され、ゲートに前段のマスター・ラッチのＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５，ＭＮ３０８のドレイン電圧が供給される。また、ＰＭＯＳトランジスタＭＰ３１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３１１に接続されている。ＰＭＯＳトランジスタＭＰ３１２は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３１２に接続されている。そして、ＰＭＯＳトランジスタＭＰ３１１のゲートが、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続され、ＰＭＯＳトランジスタＭＰ３１２のゲートが、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。ここでは、前段のマスター・ラッチからの出力信号に応じて、出力信号Ｑ，ＱＮが出力される。
【００５４】
また、ＮＭＯＳトランジスタＭＮ３１６は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ３１４は、ソースがＮＭＯＳトランジスタＭＮ３１６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３１５は、ソースがＮＭＯＳトランジスタＭＮ３１６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。そして、ＮＭＯＳトランジスタＭＮ３１４のゲートが、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続され、ＮＭＯＳトランジスタＭＮ３１５のゲートが、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。そして、出力信号Ｑとして、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２，ＭＮ３１５のドレイン電圧が出力され、出力信号ＱＮとして、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１，ＭＮ３１４のドレイン電圧が出力される。
【００５５】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦ，クロック入力信号ＣＰＮ共に“Ｈ”レベルが入力された場合、入力信号Ｄの信号レベルを変換してマスター・ラッチに信号を読み込むレベルシフト回路として動作し、スレーブ・ラッチに保持されているデータが出力信号Ｑ，ＱＮとして出力される。この場合、ＮＡＮＤ回路の出力信号は“Ｌ”レベルとなる。したがって、ＮＭＯＳトランジスタＭＮ３０７とＮＭＯＳトランジスタＭＮ３１６は、オン状態となり、ＮＭＯＳトランジスタＭＮ３１０とＮＭＯＳトランジスタＭＮ３１３は、オフ状態となる。
【００５６】
この時、入力信号Ｄが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭＮ３０５はオン状態、ＮＭＯＳトランジスタＭＮ３０６はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ３０５のドレイン電圧はＧＮＤレベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１２に供給される。そして、ＰＭＯＳトランジスタＭＰ３０６のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０６はオン状態となる。よって、ＰＭＯＳトランジスタＭＰ３０６のドレイン電圧はＶＤＤ２レベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１１に供給される。また、ＰＭＯＳトランジスタＭＰ３０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０５はオフ状態となる。
【００５７】
また、入力信号Ｄが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭＮ３０５はオフ状態、ＮＭＯＳトランジスタＭＮ３０６はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ３０６のドレイン電圧はＧＮＤレベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１１に供給される。そして、ＰＭＯＳトランジスタＭＰ３０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０５はオン状態となる。よって、ＰＭＯＳトランジスタＭＰ３０５のドレイン電圧はＶＤＤ２レベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１２に供給される。また、ＰＭＯＳトランジスタＭＰ３０６のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０６はオフ状態となる。
【００５８】
この様に、入力信号Ｄに応じて、マスター・ラッチは信号を読み込むレベルシフト回路として動作している。スレーブ・ラッチは、ＮＭＯＳトランジスタＭＮ３１３がオフ状態、ＮＭＯＳトランジスタＭＮ３１２がオン状態なので、入力信号Ｄが“Ｈ”レベルまたは“Ｌ”レベル、どちらの場合も、出力信号Ｑ，ＱＮとしてスレーブ・ラッチに保持された信号が出力される。
【００５９】
一方、入力信号ＶＯＦＦに“Ｈ”レベル、クロック入力信号ＣＰＮに“Ｌ”レベルが入力された場合、または、入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｑ，ＱＮとして、マスター・ラッチに保持されている信号がスレーブ・ラッチを通して出力される。この場合、ＮＡＮＤ回路の出力は“Ｈ”レベルとなるので、ＮＭＯＳトランジスタＭＮ３０７，ＭＮ３１６はオフ状態、ＮＭＯＳトランジスタＭＮ３１０，ＭＮ３１３はオン状態となる。
【００６０】
ここでＶＤＤ１を切ったとすると、入力信号Ｄおよびその反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ３０７はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、マスター・ラッチに保持された信号がスレーブ・ラッチを通して出力し続けるので、出力信号Ｑ，ＱＮに影響はない。尚、ＶＤＤ１の電源を切る時は、それより前にクロックの供給を止める。
【００６１】
よって、本実施形態は、レベルシフト機能のあるイネーブル付きフリップ・フロップ回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ｄおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第４の実施の形態）
図４は、第４の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるクロックド・インバータになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａと入力信号ＶＯＦＦによりレベル変換を行うレベルシフト回路と、入力信号ＶＯＦＦとその反転信号およびレベルシフト回路の出力信号により“Ｈ”レベル，“Ｌ”レベルまたはハイインピーダンスの信号を出力するクロックド・インバータから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００６２】
レベルシフト回路について説明する。ＮＭＯＳトランジスタＭＮ４０４（スイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ４０２は、ソースがＮＭＯＳトランジスタＭＮ４０４のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ４０３は、ソースがＮＭＯＳトランジスタＭＮ４０４のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ４０１，ＰＭＯＳトランジスタＭＰ４０１）を介した入力信号Ａの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ４０２は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ４０２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４０３は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＰ４０３のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ４０２のゲートが、ＰＭＯＳトランジスタＭＰ４０３とＮＭＯＳトランジスタＭＮ４０３のドレインに接続され、ＰＭＯＳトランジスタＭＰ４０３のゲートが、ＰＭＯＳトランジスタＭＰ４０２とＮＭＯＳトランジスタＭＮ４０２のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ４０３とＮＭＯＳトランジスタＭＮ４０３のドレイン電圧が、次段のクロックド・インバータに供給される。
【００６３】
次に、クロックド・インバータについて説明する。ＶＤＤ２とＧＮＤ間に、ＰＭＯＳトランジスタＭＰ４０６，ＭＰ４０７とＮＭＯＳトランジスタＭＮ４０６，ＭＮ４０７が直列接続されている。ＮＭＯＳトランジスタＭＮ４０７は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＰＭＯＳトランジスタＭＰ４０７は、ソースがＶＤＤ２に接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ４０５，ＰＭＯＳトランジスタＭＰ４０５）を介した入力信号ＶＯＦＦの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ４０６は、ソースがＮＭＯＳトランジスタＭＮ４０７のドレインに接続され、ゲートにレベルシフト回路からの出力信号が供給されている。ＰＭＯＳトランジスタＭＰ４０６は、ソースがＰＭＯＳトランジスタＭＰ４０７のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ４０６のドレインに接続され、ゲートにレベルシフト回路の出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６のドレイン電圧が出力される。
【００６４】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚはハイインピーダンスに固定される。この場合、ＮＭＯＳトランジスタＭＮ４０７は、オフ状態になる。また、ＰＭＯＳトランジスタＭＰ４０７のゲートには、インバータＩＮ２を介した入力信号ＶＯＦＦの反転信号（“Ｈ”レベル）が供給され、オフ状態となる。すなわち、ＰＭＯＳトランジスタＭＰ４０７，ＮＭＯＳトランジスタＭＮ４０７共にオフ状態となるので、クロックド・インバータの出力信号Ｚはハイインピーダンスとなる。
【００６５】
この時、ＶＤＤ１を切ったとすると、入力信号Ａおよびその反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ４０４はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＰＭＯＳトランジスタＭＰ４０７とＮＭＯＳトランジスタＭＮ４０７が共にオフ状態となっているので、レベルシフト回路から不安定な出力信号が供給されても、出力信号Ｚに影響はない。
【００６６】
一方、入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、クロックド・インバータのＰＭＯＳトランジスタＭＰ４０７とＮＭＯＳトランジスタＭＮ４０７は共にオン状態となる。また、入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ４０４はオン状態となる。
【００６７】
入力信号Ａが“Ｌ”レベルの場合を考える。この時、ＮＭＯＳトランジスタＭＮ４０２はオフ状態となり、ＮＭＯＳトランジスタＭＮ４０３はオン状態となる。すると、ＮＭＯＳトランジスタＭＮ４０３のドレイン電圧はＧＮＤレベルになり、レベルシフト回路からＧＮＤレベルの信号が出力される。
【００６８】
また、ＰＭＯＳトランジスタＭＰ４０２のゲートにはＧＮＤレベル（“Ｌ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ４０２はオン状態となり、ＰＭＯＳトランジスタＭＰ４０２のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ４０３にはＶＤＤ２レベル（“Ｈ”レベル）が供給され、オフ状態となる。
【００６９】
ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６は、ゲートにレベルシフト回路からの出力信号（“Ｌ”レベル）が供給されるので、ＰＭＯＳトランジスタＭＰ４０６はオン状態、ＮＭＯＳトランジスタＭＮ４０６はオフ状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【００７０】
入力信号Ａが“Ｈ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ４０２はオン状態となり、ＮＭＯＳトランジスタＭＮ４０３はオフ状態となる。すると、ＮＭＯＳトランジスタＭＮ４０２のドレイン電圧は、ＧＮＤレベルになる。そして、ＰＭＯＳトランジスタＭＰ４０３のゲートにはＧＮＤレベル（“Ｌ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ４０３はオン状態となる。したがって、ＰＭＯＳトランジスタＭＰ４０３のドレイン電圧はＶＤＤ２レベルになり、レベルシフト回路からＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ４０２のゲートにはＶＤＤ２レベル（“Ｈ”レベル）が供給され、オフ状態となる。
【００７１】
ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６は、ゲートにレベルシフト回路からの出力信号（“Ｈ”レベル）が供給されるので、ＰＭＯＳトランジスタＭＰ４０６はオフ状態、ＮＭＯＳトランジスタＭＮ４０６はオン状態となる。よって、出力信号Ｚとして、ＧＮＤレベルの信号が出力される。
【００７２】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合は、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。
【００７３】
よって、本実施形態は、レベルシフト機能のあるクロックド・インバータとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第５の実施の形態）
図５は、第５の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるトライステートゲートになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａと，入力信号ＶＯＦＦとこれらインバータＩＮ１，ＩＮ２の出力信号により制御される２つの差動回路と、これら差動回路の出力信号により制御される２つのＭＯＳトランジスタから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号、そして２つの差動出力と出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００７４】
第１の差動回路（第１のレベルシフト回路）について説明する。ＮＭＯＳトランジスタＭＮ５０４（第３のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ５０３（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ５０４のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ５０１，ＰＭＯＳトランジスタＭＰ５０１）を介した入力信号Ａの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ５０５（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ５０６（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ５０５のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ５０２，ＰＭＯＳトランジスタＭＰ５０２）を介した入力信号ＶＯＦＦの反転信号が供給されている。
【００７５】
また、ＰＭＯＳトランジスタＭＰ５０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ５０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０５とＮＭＯＳトランジスタＭＮ５０６のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０３のゲートが、ＰＭＯＳトランジスタＭＰ５０５とＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ５０５のゲートが、ＰＭＯＳトランジスタＭＰ５０３とＮＭＯＳトランジスタＭＮ５０３のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０５とＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０６のドレイン電圧が次段に出力される。
【００７６】
次に、第２の差動回路（第２のレベルシフト回路）について説明する。ＮＭＯＳトランジスタＭＮ５０７（第９のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ５０８（第１０のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ５０７のドレインに接続され、ゲートにインバータＩＮ２を介した入力信号ＶＯＦＦの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ５１０（第１１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ５０９（第１２のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ５１０のドレインに接続され、ゲートに入力信号Ａが供給されている。
【００７７】
また、ＰＭＯＳトランジスタＭＰ５０７（第１３のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０７，ＭＮ５０８のドレインに接続されている。ＰＭＯＳトランジスタＭＰ５０９（第１４のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０９のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０７のゲートが、ＰＭＯＳトランジスタＭＰ５０９とＮＭＯＳトランジスタＭＮ５０９のドレインに接続され、ＰＭＯＳトランジスタＭＰ５０９のゲートが、ＰＭＯＳトランジスタＭＰ５０７とＮＭＯＳトランジスタＭＮ５０７，ＭＮ５０８のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０９とＮＭＯＳトランジスタＭＮ５０９のドレイン電圧が次段に出力される。
【００７８】
次に、第１および第２の差動回路からの出力を受ける２つのＭＯＳトランジスタについて説明する。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ５１１（第８のＭＯＳトランジスタ）とＮＭＯＳトランジスタＭＮ５１１（第７のＭＯＳトランジスタ）が直列接続されている。ＮＭＯＳトランジスタＭＮ５１１は、ソースがＧＮＤに接続され、ゲートに第１の差動回路からの出力信号が供給されている。ＰＭＯＳトランジスタＭＰ５１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５１１のドレインに接続され、ゲートに第２の差動回路からの出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ５１１とＮＭＯＳトランジスタＭＮ５１１のドレイン電圧が出力される。
【００７９】
尚、ＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０４のゲートに供給する入力信号を逆にしてもよい。すなわち、ＮＭＯＳトランジスタＭＮ５０３のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ５０４のゲートに入力信号Ａの反転信号が供給されてもよい。同様に、ＮＭＯＳトランジスタＭＮ５０９のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ５１０のゲートに入力信号Ａが供給されてもよい。
【００８０】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚはハイインピーダンスに固定される。第１の差動回路のＮＭＯＳトランジスタＭＮ５０４はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０６はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０６のドレイン電圧はＧＮＤレベルとなり、第１の差動回路からはＧＮＤレベルの信号が出力される。
【００８１】
また、ＰＭＯＳトランジスタＭＰ５０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０３のドレイン電圧はＶＤＤ２レベルとなり、ＰＭＯＳトランジスタＭＰ５０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０５はオフ状態となる。
【００８２】
一方、第２の差動回路のＮＭＯＳトランジスタＭＮ５０８はオン状態となり、ＮＭＯＳトランジスタＭＮ５１０はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０８のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０９のドレイン電圧はＶＤＤ２レベルとなり、第２の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオフ状態となる。
【００８３】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＧＮＤレベルの信号が供給され、オフ状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＶＤＤ２レベルの信号が供給され、オフ状態となる。共にオフ状態となるので、出力信号Ｚはハイインピーダンスとなる。
【００８４】
よって、入力信号Ａにより動作するＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０９は、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ５０４，ＭＮ５１０がオフ状態になることによって遮断される。したがって、入力信号ＶＯＦＦが“Ｌ”レベルの時、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ５０６，ＭＮ５０８がオン状態になることによって、次段のＭＯＳトランジスタに供給する出力信号が、第１の差動回路からは“Ｌ”レベルに、第２の差動回路からは“Ｈ”レベルに固定される。
【００８５】
また、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ５０６，ＭＮ５０８はオン状態となるので、ＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０７とのドレインはＧＮＤレベルとなり、また、ＮＭＯＳトランジスタＭＮ５０４，ＭＮ５１０はオフ状態となる。したがって、ＶＤＤ１を切って入力信号Ａおよびその反転信号が不安定な状態になっても、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。
【００８６】
入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。第１の差動回路のＮＭＯＳトランジスタＭＮ５０４はオン状態となり、ＮＭＯＳトランジスタＭＮ５０６はオフ状態となる。また、第２の差動回路のＮＭＯＳトランジスタＭＮ５０８はオフ状態となり、ＮＭＯＳトランジスタＭＮ５１０はオン状態となる。
【００８７】
入力信号Ａが“Ｌ”レベルの場合を考える。第１の差動回路のＮＭＯＳトランジスタＭＮ５０５はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０３はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０４が共にオン状態となるので、ＮＭＯＳトランジスタＭＮ５０３のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０５のドレイン電圧はＶＤＤ２レベルとなり、第１の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０３のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオフ状態となる。
【００８８】
第２の差動回路のＮＭＯＳトランジスタＭＮ５０７はオン状態となり、ＮＭＯＳトランジスタＭＮ５０９はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０７のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０９のドレイン電圧はＶＤＤ２レベルとなり、第２の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオフ状態となる。
【００８９】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＶＤＤ２レベルの信号が供給され、オン状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＶＤＤ２レベルの信号が供給され、オフ状態となる。したがって、出力信号Ｚとして、ＧＮＤレベルの信号が出力される。
【００９０】
入力信号Ａが“Ｈ”レベルの場合を考える。第１の差動回路のＮＭＯＳトランジスタＭＮ５０３はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０５はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０５のドレイン電圧はＧＮＤレベルとなり、第１の差動回路からはＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ５０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０３のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ５０５のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、オフ状態となる。
【００９１】
第２の差動回路のＮＭＯＳトランジスタＭＮ５０７はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０９はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０９，ＭＮ５１０が共にオン状態となるので、ＮＭＯＳトランジスタＭＮ５０９のドレイン電圧はＧＮＤレベルとなり、第２の差動回路からはＧＮＤレベルの信号が出力される。
【００９２】
また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０７のドレイン電圧はＶＤＤ２レベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオフ状態となる。
【００９３】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＧＮＤレベルの信号が供給され、オフ状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＧＮＤレベルの信号が供給され、オン状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【００９４】
以下に、第５の実施形態における真理値表を表１に表す。
【００９５】
【表１】
【００９６】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態はレベルシフト回路として動作する。
【００９７】
よって、本実施形態は、レベルシフト機能のあるトライステートゲートとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第６の実施の形態）
図６は、第６の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチ２個とクロックド・インバータを組み合わせた構成になっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１とイネーブル信号Ｅ（第３の入力信号）が供給されるインバータＩＮ２と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ３と、これら信号とその反転信号により制御される２つのラッチと、このラッチの出力信号により制御されるクロックド・インバータから構成されている。入力信号Ａ、イネーブル信号Ｅとこれらの反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００９８】
第１のラッチ（第１のレベルシフト回路、第１の保持回路）は、入力信号Ａに応じた信号を出力する。ＮＭＯＳトランジスタＭＮ６０６（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ６０４（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０６のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ６０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０６のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ６０１，ＰＭＯＳトランジスタＭＰ６０１）を介した入力信号Ａの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ６０４（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６０５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ６０４のゲートが、ＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続され、ＰＭＯＳトランジスタＭＰ６０５のゲートが、ＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。
【００９９】
また、ＮＭＯＳトランジスタＭＮ６０９（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３（ＮＭＯＳトランジスタＭＮ６０３，ＰＭＯＳトランジスタＭＰ６０３）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６０７（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０９のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６０８（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０９のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。
【０１００】
そして、ＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５，ＭＮ６０８のドレイン電圧が第１のラッチの出力信号として、後段のクロックド・インバータに出力される。
【０１０１】
第２のラッチは、イネーブル信号Ｅに応じた信号を出力する。ＮＭＯＳトランジスタＭＮ６１２は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ６１０は、ソースがＮＭＯＳトランジスタＭＮ６１２のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ６１１は、ソースがＮＭＯＳトランジスタＭＮ６１２のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ６０２，ＰＭＯＳトランジスタＭＰ６０２）を介したイネーブル信号Ｅの反転信号が供給されている。
【０１０２】
また、ＰＭＯＳトランジスタＭＰ６１０は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６１１のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ６１０のゲートが、ＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続され、ＰＭＯＳトランジスタＭＰ６１１のゲートが、ＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。
【０１０３】
また、ＮＭＯＳトランジスタＭＮ６１５は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６１３は、ソースがＮＭＯＳトランジスタＭＮ６１５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６１４は、ソースがＮＭＯＳトランジスタＭＮ６１５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。
【０１０４】
そして、第２のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１，ＭＮ６１４のドレイン電圧が、後段のクロックド・インバータに出力される。また、第２のラッチの出力信号の反転信号として、ＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０，ＭＮ６１３のドレイン電圧が、後段のクロックド・インバータに出力される。
【０１０５】
クロックド・インバータについて説明する。ＶＤＤ２とＧＮＤ間に、ＰＭＯＳトランジスタＭＰ６１６，ＭＰ６１７とＮＭＯＳトランジスタＭＰ６１６，ＭＮ６１７が直列接続されている。ＰＭＯＳトランジスタＭＰ６１７は、ソースがＶＤＤ２に接続され、ゲートに第２のラッチからの出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６１７は、ソースがＧＮＤに接続され、ゲートに第２のラッチからの出力信号が供給されている。また、ＰＭＯＳトランジスタＭＰ６１６は、ソースがＰＭＯＳトランジスタＭＰ６１７のドレインに接続され、ゲートに第１のラッチからの出力信号が供給されている。ＮＭＯＳトランジスタＭＮ６１６は、ソースがＮＭＯＳトランジスタＭＮ６１７のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１６のドレインに接続され、ゲートに第１のラッチから出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ６１６とＮＭＯＳトランジスタＭＮ６１６のドレイン電圧が出力される。
【０１０６】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力されている場合、入力信号Ａおよびイネーブル信号Ｅの信号レベルを変換して出力信号Ｚに信号を出力するレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ６０６とＮＭＯＳトランジスタＭＮ６１２はオン状態となり、ＮＭＯＳトランジスタＭＮ６０９とＮＭＯＳトランジスタＭＮ６１５はオフ状態となる。
【０１０７】
入力信号Ａが“Ｈ”レベルの場合を考える。第１のラッチのＮＭＯＳトランジスタＭＮ６０４はオン状態となり、ＮＭＯＳトランジスタＭＮ６０５はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ６０４のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ６０５のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ６０５のドレイン電圧はＶＤＤ２レベルとなり、第１のラッチの出力信号として、次段のクロックド・インバータに出力される。また、ＰＭＯＳトランジスタＭＰ６０４のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０４はオフ状態となる。
【０１０８】
イネーブル信号Ｅが“Ｈ”レベルの場合、第２のラッチでも同様に動作し、第２のラッチの出力信号としてＶＤＤ２レベル（“Ｈ”レベル）の信号が、出力信号の反転信号としてＧＮＤレベル（“Ｌ”レベル）の信号が、次段のクロックド・インバータに供給される。
【０１０９】
この時、クロックド・インバータは、ＮＭＯＳトランジスタＭＮ６１６，ＭＮ６１７がオン状態となるので、出力信号ＺとしてＧＮＤレベル（“Ｌ”レベル）の信号が出力される。
【０１１０】
入力信号Ａが“Ｌ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ６０４はオフ状態、ＮＭＯＳトランジスタＭＮ６０５はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ６０５のドレイン電圧はＧＮＤレベルとなり、次段のクロックド・インバータに出力される。そして、ＰＭＯＳトランジスタＭＰ６０４のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０４はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ６０４のドレイン電圧はＶＤＤ２レベルとなり、ＰＭＯＳトランジスタＭＰ６０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０５はオフ状態となる。
【０１１１】
この時、クロックド・インバータは、ＰＭＯＳトランジスタＭＰ６１６，ＭＰ６１７がオン状態となるので、出力信号ＺとしてＶＤＤ２レベル（“Ｈ”レベル）の信号が出力される。
【０１１２】
イネーブル信号Ｅが“Ｌ”レベルの場合、第２のラッチから、出力信号としてＧＮＤレベル（“Ｌ”レベル）の信号が、出力信号の反転信号としてＶＤＤ２レベル（“Ｈ”レベル）の信号が、次段のクロックド・インバータに供給される。
【０１１３】
この時、クロックド・インバータは、ＰＭＯＳトランジスタＭＰ６１７とＮＭＯＳトランジスタＭＮ６１７は共にオフ状態となるので、出力信号Ｚとしてハイインピーダンスの信号が出力される。
【０１１４】
一方、入力信号ＶＯＦＦに“Ｌ”レベルが入力されている場合、ＮＭＯＳトランジスタＭＮ６０６，ＭＮ６１２はオフ状態、ＮＭＯＳトランジスタＭＮ６０９，ＭＮ６１５はオン状態となる。第１のラッチおよび第２のラッチは、入力信号ＶＯＦＦに“Ｈ”レベルが入力されていた時の入力信号Ａ，イネーブル信号Ｅに応じた信号を保持しているので、ＶＤＤ１を切っても出力信号Ｚは“Ｈ”レベル（ＶＤＤ２レベル）、“Ｌ”レベル（ＧＮＤレベル）、または、ハイインピーダンスを出力し続ける。
【０１１５】
以下に、第６の実施形態における真理値表を表２に示す。表２中の“Ｘ”は、“Ｈ”または“Ｌ”である。
【０１１６】
【表２】
【０１１７】
入力信号ＶＯＦＦが“Ｌ”レベルの時に、ＶＤＤ１を切ったとすると、入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ６０６，ＭＮ６１２はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、第１および第２のラッチは保持した信号を出力し続けるので、これら２つのラッチの出力信号やその反転信号に影響はない。
【０１１８】
よって、本実施形態は、レベルシフト機能のあるクロックド・インバータとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。（第７の実施の形態）
図７は、第７の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチ２個を有するトライステートゲートになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、イネーブル信号Ｅ（第２の入力信号）が供給されるインバータＩＮ２と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第３の入力信号）が供給されるインバータＩＮ３と、これら入力信号とその反転信号により制御される２つのラッチと、このラッチの出力信号により制御される２つのＭＯＳトランジスタから構成されている。入力信号Ａ，Ｅとこれらの反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および２個のラッチと出力信号ＺはＶＤＤ２の電源系統に含まれている。
【０１１９】
第１のラッチ（第１のレベルシフト回路、第１の保持回路）について説明する。ＮＭＯＳトランジスタＭＮ７０８（第１のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ７０４（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ７０１，ＰＭＯＳトランジスタＭＰ７０１）を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ７０４のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ７０２，ＰＭＯＳトランジスタＭＰ７０２）を介したイネーブル信号Ｅの反転信号が供給されている。
【０１２０】
また、ＮＭＯＳトランジスタＭＮ７０７（第５のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ７０６（第６のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０７のドレインに接続され、ゲートに入力信号Ａが供給されている。
【０１２１】
ＰＭＯＳトランジスタＭＰ７０４（第７のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ７０６（第８のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７０６のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ７０４のゲートが、ＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ７０６のゲートが、ＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。
【０１２２】
また、ＮＭＯＳトランジスタＭＮ７１１（第３のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３（ＮＭＯＳトランジスタＭＮ７０３，ＰＭＯＳトランジスタＭＰ７０３）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７０９（第９のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７１０（第１０のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。
【０１２３】
そして、第１のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６，ＭＮ７１０のドレイン電圧が次段に出力される。
【０１２４】
次に、第２のラッチ（第２のレベルシフト回路、第２の保持回路）について説明する。ＮＭＯＳトランジスタＭＮ７１６（第２のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ７１３（第１１のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ７１２（第１２のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１３のドレインに接続され、ゲートにインバータＩＮ１を介した入力信号Ａの反転信号が供給されている。
【０１２５】
また、ＮＭＯＳトランジスタＭＮ７１４（第１３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ７１５（第１４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ７１４のドレインに接続され、ゲートにインバータＩＮ２を介したイネーブル信号Ｅの反転信号が供給されている。
【０１２６】
ＰＭＯＳトランジスタＭＰ７１２（第１５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７１２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ７１４（第１６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ７１２のゲートが、ＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続され、ＰＭＯＳトランジスタＭＰ７１４のゲートが、ＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２のドレインに接続されている。
【０１２７】
また、ＮＭＯＳトランジスタＭＮ７２１（第４のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７１８（第１７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ゲートが第１のラッチのＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６，ＭＮ７１０のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７１７（第１８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１８のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続されている。
【０１２８】
また、ＮＭＯＳトランジスタＭＮ７１９（第１９のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２，ＭＮ７１７のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７２０（第２０のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５およびＭＮ７１９のドレインに接続され、ゲートが第１のラッチのＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５およびＭＮ７０９のドレインに接続されている。
【０１２９】
そして、第２のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５およびＭＮ７１７のドレイン電圧が次段に出力される。
【０１３０】
次に、第１および第２のラッチからの出力を受ける２つのＭＯＳトランジスタについて説明する。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ７２２（第１のＭＯＳトランジスタ）とＮＭＯＳトランジスタＭＮ７２２（第２のＭＯＳトランジスタ）が直列接続されている。ＰＭＯＳトランジスタＭＰ７２２は、ソースがＶＤＤ２に接続され、ゲートに第１のラッチの出力信号が供給されている。また、ＮＭＯＳトランジスタＭＮ７２２は、ソースがＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ７２２のドレインに接続され、ゲートに第２のラッチの出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２のドレイン電圧が出力される。
【０１３１】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａ，Ｅの信号レベルを変換して出力信号Ｚに信号を出力するレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオン状態となり、ＮＭＯＳトランジスタＭＮ７１１，ＭＮ７２１はオフ状態となる。
【０１３２】
入力信号Ａ，イネーブル信号Ｅが“Ｈ”レベルの場合を考える。第１のラッチのＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５はオフ状態となり、ＮＭＯＳトランジスタＭＮ７０６，Ｎ７０７はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ７０６のドレイン電圧はＧＮＤレベルとなり、第１のラッチの出力信号としてＧＮＤレベルの信号が次段に供給される。
【０１３３】
また、ＰＭＯＳトランジスタＭＰ７０４のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７０４はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ７０４のドレイン電圧はＶＤＤ２レベル（“Ｈ”レベル）となる。そして、ＰＭＯＳトランジスタＭＰ７０６のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７０６はオフ状態となる。
【０１３４】
一方、第２のラッチのＮＭＯＳトランジスタＭＮ７１２，ＭＮ７１５はオフ状態となり、ＮＭＯＳトランジスタＭＮ７１３，ＭＮ７１４はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレイン電圧はＧＮＤレベルとなり、第２のラッチの出力信号としてＧＮＤレベルの信号が次段に供給される。
【０１３５】
また、ＰＭＯＳトランジスタＭＰ７１２のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７１２はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ７１２のドレイン電圧はＶＤＤ２レベル（“Ｈ”レベル）となる。ＰＭＯＳトランジスタＭＰ７１４のゲートにＶＤＤ２レベル（“Ｈ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ７１４はオフ状態となる。
【０１３６】
そして、ＰＭＯＳトランジスタＭＰ７２２のゲートに、第１のラッチからＧＮＤレベル（“Ｌ”レベル）の信号が供給され、オン状態となる。一方、ＮＭＯＳトランジスタＭＮ７２２のゲートに、第２のラッチからＧＮＤレベル（“Ｌ”レベル）の信号が供給され、オフ状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【０１３７】
一方、入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、入力信号ＶＯＦＦに“Ｈ”レベルを入力していた時の入力信号Ａ、イネーブル信号Ｅに応じた信号を第１および第２のラッチの出力信号に保持しているので、出力信号Ｚは“Ｈ”レベル、“Ｌ”レベル、または、ハイインピーダンスを出力し続ける。入力信号ＶＯＦＦが“Ｌ”レベルであるので、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオフ状態、ＮＭＯＳトランジスタＭＮ７１１，ＭＮ７２１はオン状態となる。
【０１３８】
この時、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２が共にオン状態とならないように、第２のラッチは、リセット機能付き（ＮＭＯＳトランジスタＭＮ７１８，ＭＮ７２０）となっている。第１のラッチの出力信号がＰＭＯＳトランジスタＭＰ７２２のゲートの入力信号として“Ｌ”レベルを保持した時は、第２のラッチの出力信号がＮＭＯＳトランジスタＭＮ７２２のゲートの入力信号として保持した信号を“Ｌ”レベルにリセットする。つまり、ＮＭＯＳトランジスタＭＮ７１８をオフ状態にして遮断し、ＮＭＯＳトランジスタＭＮ７２０をオン状態にしてＮＭＯＳトランジスタＭＮ７２０のドレイン電圧、すなわち、出力信号Ｑ２をＧＮＤレベル（“Ｌ”レベル）にすることで、ＮＭＯＳトランジスタＭＮ７２２への入力信号を“Ｌ”レベルの状態に設定する。
【０１３９】
したがって、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２は共にオン状態となることなく、出力信号Ｚは“Ｈ”レベル、“Ｌ”レベル、または、ハイインピーダンスを出力し続ける。
【０１４０】
以下、第７の実施形態の真理値表を表３に示す。表３中の“Ｘ”は、“Ｈ”または“Ｌ”である。
【０１４１】
【表３】
【０１４２】
入力信号ＶＯＦＦが“Ｌ”レベルの時に、ＶＤＤ１を切ったとすると、入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、出力段のＭＯＳトランジスタは共にオンすることなく、第１および第２のラッチは保持した信号を出力し続けるので、出力信号Ｚに影響はない。
【０１４３】
よって、本実施形態は、レベルシフト機能のあるトライステートゲートとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第８の実施の形態）
図８は、本発明の中継用マクロセルを組み込んだ半導体集積回路のブロック図である。上記に説明した実施の形態の中継用マクロセルを、回路ブロック間に組み込んでいる。
【０１４４】
回路ブロックＢ１はＶＤＤ１で動作し、回路ブロックＢ２はＶＤＤ２で動作する。そして、回路ブロックＢ１，Ｂ２間に、中継用マクロセルＴ１，Ｔ２が組み込まれている。中継用マクロセルＴ１は、ＶＤＤ２の電源系統に含まれている入力信号ＶＯＦＦ１が入力され、ＶＤＤ１からＶＤＤ２の信号レベルに変換するレベルシフト回路として動作する。また、中継用マクロセルＴ２は、ＶＤＤ１の電源系統に含まれている入力信号ＶＯＦＦ２が入力され、ＶＤＤ２からＶＤＤ１の信号レベルに変換するレベルシフト回路として動作する。そして、回路ブロック間に組み込む中継用マクロセルは、入力信号および出力信号に応じて第１〜第７の実施の形態を選択する。
【０１４５】
尚、図８の半導体集積回路は、同一チップ上に配置してもよいし、別々のチップ上に配置してもよい。別々のチップ上に配置する場合は、回路ブロックＢ１，Ｂ２の入力側または出力側に中継用マクロセルを配置すればよい。例えば、回路ブロックＢ１と中継用マクロセルＴ１が同一のチップ上に配置され、回路ブロックＢ２と中継用マクロセルＴ２が同一のチップ上に配置される。そして、中継用マクロセルＴ１からの出力信号が回路ブロックＢ２に、中継用マクロセルＴ２からの出力信号が回路ブロックＢ１に入力される。
【０１４６】
本実施の形態は、電源電圧が異なるかどうかによらず、電源系統の異なる回路ブロック間での信号のレベルシフトはもとより、同じ電源電圧でも系統間で電圧が微妙に異なってしまった場合についても、信号レベル変換され、スタティックリーク電流の増加を防ぐことができる。また、電源系統のいくつかを切って、その系統から電源供給を受けている回路ブロックの信号が不安定になっても、信号を遮断し、電源の入っている回路ブロックの動作に影響が及ぶのを防ぐことができる。
【０１４７】
【発明の効果】
本発明の中継用マクロセルを用いることにより、ある電源系統を切ってその系統から電源供給を受けている回路ブロックの信号が不安定になっても、電源の入っている回路ブロックの動作に影響がおよぶことを防ぐことができる。
【０１４８】
電源電圧が異なる回路ブロック間での信号のレベルシフトはもとより、同じ電源電圧でも系統間で電圧が微妙に異なってしまった場合についても、本発明の中継用マクロセルを用いることにより、信号レベルが変換され、スタティックリーク電流の増加を防ぐことができる。
【図面の簡単な説明】
【図１】第１の実施形態における中継用マクロセルの回路図。
【図２】第２の実施形態における中継用マクロセルの回路図。
【図３】第３の実施形態における中継用マクロセルの回路図。
【図４】第４の実施形態における中継用マクロセルの回路図。
【図５】第５の実施形態における中継用マクロセルの回路図。
【図６】第６の実施形態における中継用マクロセルの回路図。
【図７】第７の実施形態における中継用マクロセルの回路図。
【図８】本発明の中継用マクロセルを組み込んだ半導体集積回路のブロック図。
【図９】従来の半導体装置の回路図。
【図１０】従来の半導体装置の回路図。
【符号の説明】
ＭＰ１０１〜ＭＰ９０５…ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ９０６…ＮＭＯＳトランジスタ
Ａ、Ｄ、ＶＯＦＦ…入力信号
Ｅ…イネーブル信号
ＣＰＮ…クロック入力信号
Ｚ、Ｑ、ＱＮ…出力信号
Ｂ１、Ｂ２…回路ブロック
Ｔ１、Ｔ２…中継用マクロセル
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に電源の異なる回路ブロック間に配置するレベルシフト機能付きの中継用マクロセルに関する。
【０００２】
【従来の技術】
携帯機器などでは待機時の低消費電力化の観点から、近年ＣＭＯＳ型半導体集積回路でも必要のない回路は電源を切って消費電力の削減を行うことが一般的となった。これは、半導体集積回路の微細化に伴い電源電圧およびしきい値電圧を下げざるを得ず、待機時消費電力が増加するという問題のためである。
【０００３】
電源を切った回路ブロックの入力や出力の処置などの一般的な注意や、電源を複数の系統に分けた場合、回路ブロック毎に電源を切るために電源系統間の電圧差に対する注意が必要である。
【０００４】
図９は、従来におけるレベルシフト回路の回路図である。これは、２入力ＮＡＮＤ回路である。入力信号Ａ，Ｂおよびその反転信号は、ＶＤＤ１の電源系統に含まれている。ＮＭＯＳトランジスタＭＮ９０３は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ９０１，ＰＭＯＳトランジスタＭＰ９０１）を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ９０４は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ９０３のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ９０２，ＰＭＯＳトランジスタＭＰ９０２）を介した入力信号Ｂの反転信号が供給されている。
【０００５】
また、ＮＭＯＳトランジスタＭＮ９０６は、ソースがＧＮＤに接続され、ゲートに入力信号Ｂが供給されている。ＮＭＯＳトランジスタＭＮ９０５は、ソースがＮＭＯＳトランジスタＭＮ９０６のドレインに接続され、ゲートに入力信号Ａが供給されている。
【０００６】
また、ＰＭＯＳトランジスタＭＰ９０３は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ９０３，ＭＮ９０４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ９０５は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ９０５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ９０３のゲートは、ＰＭＯＳトランジスタＭＰ９０５とＮＭＯＳトランジスタＭＮ９０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ９０５のゲートは、ＰＭＯＳトランジスタＭＰ９０３とＮＭＯＳトランジスタＭＮ９０３，ＭＮ９０４のドレインに接続されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ９０５とＮＭＯＳトランジスタＭＮ９０５のドレイン電圧が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、消費電力削減のために電源（ＶＤＤ１）を切ると、ＣＭＯＳ回路の出力信号はＧＮＤレベルまで低下するのに長い時間を要してしまう。これは、電源を切ってＭＯＳＦＥＴのゲート・ソース間電圧がしきい値電圧あたりまで低下するとソース・ドレイン間を流れる電流が微小になるためであり、出力電圧はＧＮＤレベルより幾分高い電圧に留まる傾向がある。電源の入った回路ブロックがその様な信号をそのまま入力信号として受け取ると、ＮＭＯＳトランジスタが十分にオフせず、スタティックリーク電流の増加を招くことになる。
【０００８】
図９において、例えば入力信号Ａが“Ｌ”レベルである時にＶＤＤ１を切った場合、インバータＩＮ１の出力は“Ｈ”レベル（ＶＤＤ１レベル）からＧＮＤレベルまで低下して、ＮＭＯＳトランジスタＭＮ９０３をオフ状態にする。しかし、ＧＮＤレベルよりも幾分高いレベルに留まってしまうことがあり、ＮＭＯＳトランジスタＭＮ９０３は完全にオフ状態にならない。そのため、ＶＤＤ２からＧＮＤにリーク電流が流れてしまう。
【０００９】
また、電源電圧を系統間で意図的に変えていない場合についても、しきい値電圧を下げると電源系統間の僅かな電圧差でもスタティックリーク電流の増加が危惧される。
【００１０】
その様なことを防ぐため、同電位で動作する回路ブロックの場合、電源の入った回路ブロックの入力部分で電源の切れた回路ブロックからの信号を遮断する処置として、ＮＡＮＤゲート、クロックド・インバータ、ラッチまたはフリップ・フロップ等を挿入するが、回路規模が大きくなってしまう。
【００１１】
また、ＣＭＯＳ回路は、入力端子にＰＭＯＳトランジスタのドレインが含まれる場合、電源を切ってＰＭＯＳのソースおよびＮウェル電位が低下すると、ドレイン・Ｎウェル間のＰＮ接合が順方向バイアスになり電流が流れてしまうため、入力端子の入力インピーダンスの低下が起こる。入力端子に電流が流れ込んでしまうと、スタティック電流の増加や誤作動の要因になる。
【００１２】
本発明の目的は、動作に必要のない電源を切った場合に、安定した動作を行うレベルシフト機能付中継用マクロセルを提供することである。
【００１３】
【課題を解決するための手段】
この発明による中継用マクロセルは、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源と前記第２の電源との間に接続された第１の電流経路と第２の電流経路を有し、前記第１の電流経路の前記第２の電源側に接続され、第３の電位または接地電位である第１の入力信号と前記第２の電位または接地電位である第２の入力信号により制御される第１のスイッチ回路と、前記第２の電流経路の前記第２の電源側に接続され、前記第１の入力信号の反転信号と前記第２の入力信号の反転信号により制御される第２のスイッチ回路とから成る第１のレベルシフト回路とを具備することを特徴としている。
【００１４】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力される第１のレベルシフト回路と、前記第１のレベルシフト回路の出力を保持する第１の保持回路と、前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、前記第１の保持回路と前記第２の電源との間に接続された第２のスイッチ素子とを備え、前記第１のスイッチ素子は、前記第１の電位または接地電位である第２の入力信号により制御され、前記第２のスイッチ素子は、前記第２の入力信号の反転信号により制御されることを特徴としている。
【００１５】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力されるレベルシフト回路と、前記レベルシフト回路と前記第２の電源との間に接続され、前記第１の電位または接地電位である第２の入力信号により制御されるスイッチ素子と、前記レベルシフト回路の出力信号と前記第２の入力信号とこの反転信号が供給されるクロックド・インバータとを具備することを特徴としている。
【００１６】
また、第１の電位である第１の電源と、第２の電位である第２の電源と、前記第１の電源に接続され、第３の電位からなる第１および第２の入力信号とこれら反転信号が入力される第１のレベルシフト回路と、前記第１のレベルシフト回路に接続され、前記第１のレベルシフト回路の出力信号を保持する第１の保持回路と、前記第１の電源に接続され、前記第１および第２の入力信号とこれら反転信号が入力される第２のレベルシフト回路と、前記第１および第２のレベルシフト回路に接続され、前記第２のレベルシフト回路の出力信号を保持する第２の保持回路と、前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、前記第２のレベルシフト回路と前記第２の電源との間に接続された第２のスイッチ素子と、前記第１の保持回路と前記第２の電源との間に接続された第３のスイッチ素子と、前記第２の保持回路と前記第２の電源との間に接続された第４のスイッチ素子と、ソースが前記第１の電源に接続され、ゲートに前記第１のレベルシフト回路または前記第１の保持回路の出力信号が供給される一導電型の第１のＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のレベルシフト回路または前記第２の保持回路の出力信号が供給される逆導電型の第２のＭＯＳトランジスタとを備え、前記第１および第２のスイッチ素子は、前記第１の電位または接地電位である第３の入力信号により制御され、前記第３および第４のスイッチ素子は、前記第３の入力信号の反転信号により制御されることを特徴としている。
【００１７】
この発明によれば、ある電源系統を切ってその系統から電源供給を受けている回路ブロックの信号が不安定になっても、電源の入っている回路ブロックの動作に影響がおよぶことを防ぐことができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるイネーブル付きバッファ（２入力ＮＡＮＤゲート）になっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａ，入力信号ＶＯＦＦおよびこれらインバータＩＮ１，ＩＮ２の出力信号により制御されるバッファから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００１９】
バッファについて説明する。ＮＭＯＳトランジスタＭＮ１０３（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ１０１，ＰＭＯＳトランジスタＭＰ１０１）の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ１０３と並列に接続されたＮＭＯＳトランジスタＭＮ１０４（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ１０３のドレインと接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ１０２，ＰＭＯＳトランジスタＭＰ１０２）の出力信号が供給されている。そして、ＰＭＯＳトランジスタＭＰ１０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ１０３およびＮＭＯＳトランジスタＭＮ１０４のドレインに接続されている。
【００２０】
また、ＮＭＯＳトランジスタＭＮ１０６（第３のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ１０６と直列に接続されたＮＭＯＳトランジスタＭＮ１０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ１０６のドレインに接続され、ゲートに入力信号Ａが供給されている。そして、ＰＭＯＳトランジスタＭＰ１０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインはＮＭＯＳトランジスタＭＮ１０５のドレインと接続されている。
【００２１】
また、ＰＭＯＳトランジスタＭＰ１０３のゲートはＰＭＯＳトランジスタＭＰ１０５およびＮＭＯＳトランジスタＭＮ１０５のドレインに、ＰＭＯＳトランジスタＭＰ１０５のゲートはＰＭＯＳトランジスタＭＰ１０３およびＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレインに接続されている。そして、出力信号ＺとしてＰＭＯＳトランジスタＭＰ１０３およびＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレイン電圧が出力される。
【００２２】
尚、ＮＭＯＳトランジスタＭＮ１０５，ＭＮ１０６のゲートに供給する入力信号を逆にしてもよい。すなわち、ＮＭＯＳトランジスタＭＮ１０５のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ１０６のゲートに入力信号Ａが供給されてもよい。
【００２３】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚは“Ｌ”レベルに固定される。ＮＭＯＳトランジスタＭＮ１０６のゲートには“Ｌ”レベルが供給され、オフ状態となる。また、ＮＭＯＳトランジスタＭＮ１０４のゲートにはインバータＩＮ２を介した入力信号ＶＯＦＦの反転信号（“Ｈ”レベル）が供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ１０４のドレイン電圧はＧＮＤレベルになり、出力信号ＺにはＧＮＤレベルの信号が出力される。
【００２４】
また、ＰＭＯＳトランジスタＭＰ１０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ１０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ１０５のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ１０３のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ１０３はオフ状態となる。
【００２５】
よって、入力信号Ａにより動作するＮＭＯＳトランジスタＭＮ１０５は、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ１０６がオフ状態になることによって遮断される。したがって、入力信号ＶＯＦＦが“Ｌ”レベルの時、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ１０４がオン状態になることによって、出力信号ＺはＧＮＤレベルに固定される。
【００２６】
また、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ１０４はオン状態となるので、ＮＭＯＳトランジスタＭＮ１０３とのドレインはＧＮＤレベルとなり、また、ＮＭＯＳトランジスタＭＮ１０６はオフ状態となる。したがって、ＶＤＤ１を切って入力信号Ａおよびその反転信号が不安定な状態になっても、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。
【００２７】
一方、入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルであるので、ＮＭＯＳトランジスタＭＮ１０４はオフ状態となり、ＮＭＯＳトランジスタＭＮ１０６はオン状態となる。
【００２８】
入力信号Ａが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭＮ１０３にはインバータＩＮ１を介した入力信号Ａの反転信号（“Ｈ”レベル）が供給され、オン状態となる。また、ＮＭＯＳトランジスタＭＮ１０５のゲートには“Ｌ”レベルが供給され、オフ状態となる。すると、ＮＭＯＳトランジスタＭＮ１０３のドレイン電圧はＧＮＤレベルになり、出力信号ＺにはＧＮＤレベルの信号が出力される。
【００２９】
また、入力信号Ａが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭＮ１０３にはインバータＩＮ１を介した入力信号Ａの反転信号（“Ｌ”レベル）が供給され、オフ状態となる。また、ＮＭＯＳトランジスタＭＮ１０５のゲートには“Ｈ”レベルが供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ１０６とＮＭＯＳトランジスタＭＮ１０５がオン状態となるので、ＮＭＯＳトランジスタＭＮ１０５のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ１０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給されるので、ＰＭＯＳトランジスタＭＰ１０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ１０３のドレイン電圧はＶＤＤ２レベルとなる。したがって、出力信号ＺにはＶＤＤ２レベルの信号が出力される。
【００３０】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態はレベルシフト回路として動作する。
【００３１】
よって、本実施形態は、レベルシフト回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
【００３２】
尚、上記説明では、出力信号ＺとしてＰＭＯＳトランジスタＭＰ１０３とＮＭＯＳトランジスタＭＮ１０３，ＭＮ１０４のドレイン電圧が出力されるが、ＰＭＯＳトランジスタＭＰ１０５とＮＭＯＳトランジスタＭＮ１０５のドレイン電圧を出力としてもよい。この場合、上記説明に対して反転した信号レベルが出力される。
【００３３】
また、同様の問題を解決するための半導体装置が、特開平９−７４３４８号公報に開示されている。図１０に、この半導体装置の回路図を示す。低電圧電源（ＶＤＤＬ）を電源とするインバータ１０１と、高電圧電源（ＶＤＤＨ）を電源とする昇圧回路１０２、および、ＶＤＤＨを電源とするインバータ１０３で昇圧レベルシフタを構成している。この昇圧回路１０２は、ＶＤＤＨ電源と出力ノードであるＡ点の間にプルアップトランジスタとしてＰｃｈトランジスタ１１０が設けられ、ＶＳＳ電源と電流源の接続ノードであるＣ点の間に昇圧回路１０２の動作を制御するスイッチとしてＮｃｈトランジスタ１１１が設けられている。Ｐｃｈトランジスタ１１０とＮｃｈトランジスタ１１１のゲートにはＶＤＤＨ電源の回路からの信号が伝播されるＣＮＴ端子が接続され、制御機能部を構成している。
【００３４】
Ｎｃｈトランジスタ１１１がオンした場合、ＩＮ端子に伝播された電位は昇圧回路１０２で昇圧され、ＯＵＴ端子へ伝播され昇圧レベルシフタとして機能する。また、Ｐｃｈトランジスタ１１０がオンした場合、インバータ１０３にＶＤＤＨ電位が供給されるため、ＯＵＴ端子にＶＳＳ電位が出力される。このように、図１０の半導体装置は、Ｎｃｈトランジスタ１１１をオフすることにより昇圧レベルシフタとしての機能を遮断し、ＯＵＴ端子への出力をＶＳＳ電位に固定している。
【００３５】
しかしながら、Ｐｃｈトランジスタ１１０がオンした場合、Ａ点はＶＤＤＨ電位となり安定するが、もう一方の電流源の接続ノードであるＢ点は、ＶＤＤＬ電源を切った場合、電位が安定しなくなる。
【００３６】
それに対し本発明は、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ１０４がオン状態になることによって、ＮＭＯＳトランジスタＭＮ１０４のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ１０５がオン状態になるので、ＰＭＯＳトランジスタＭＰ１０５のドレイン電圧はＶＤＤ２レベルで安定する。
【００３７】
また、本発明の中継用マクロセルのレベルシフト機能部分は、少ないＭＯＳトランジスタで構成されているので、図１０の昇圧回路１０２よりも面積を小さくすることができる。
（第２の実施の形態）
図２は、第２の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ｄ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ｄ，入力信号ＶＯＦＦおよびこれらインバータＩＮ１、ＩＮ２の出力信号により制御されるラッチから構成されている。入力信号Ｄとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号Ｑ，ＱＮはＶＤＤ２の電源系統に含まれている。
【００３８】
ラッチについて説明する。ＮＭＯＳトランジスタＭＮ２０５（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ２０３（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０５のドレインに接続され、ゲートに入力信号Ｄが供給されている。ＮＭＯＳトランジスタＭＮ２０４（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０５のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ２０１，ＰＭＯＳトランジスタＭＰ２０１）を介した入力信号Ｄの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ２０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ２０３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ２０４（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ２０４のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ２０３のゲートが、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインに接続され、ＰＭＯＳトランジスタＭＰ２０４のゲートが、ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＮ２０３のドレインに接続されている。
【００３９】
また、ＮＭＯＳトランジスタＭＮ２０８（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ２０２，ＰＭＯＳトランジスタＭＰ２０２）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ２０６（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０８のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインに接続されている。ＮＭＯＳトランジスタＭＮ２０７（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ２０８のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３のドレインに接続されている。
【００４０】
そして、出力信号Ｑとして、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４，ＭＮ２０７のドレイン電圧が出力される。また、出力信号ＱＮとして、ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３，ＭＮ２０６のドレイン電圧が出力される。
【００４１】
このラッチ回路は、入力信号ＶＯＦＦによりＮＭＯＳトランジスタＭＮ２０５またはＮＭＯＳトランジスタＭＮ２０８のどちらかをオン状態とし、ＮＭＯＳトランジスタＭＮ２０５がオン状態となった場合は、入力信号Ｄに応じた信号を出力し、ＮＭＯＳトランジスタＭＮ２０８がオン状態となった場合は、保持された信号を出力し続ける。
【００４２】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ｄを出力信号Ｑ，ＱＮの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルであるので、ＮＭＯＳトランジスタＭＮ２０５はオン状態、ＮＭＯＳトランジスタＭＮ２０８はオフ状態となる。したがって、入力信号Ｄに応じた出力信号Ｑ，ＱＮが出力される。
【００４３】
入力信号Ｄが“Ｈ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ２０３のゲートには“Ｈ”レベルの信号が供給され、オン状態となる。一方、ＮＭＯＳトランジスタＭＮ２０４のゲートにはインバータＩＮ１を介した入力信号Ｄの反転信号（“Ｌ”レベル）が供給され、オフ状態となる。すると、ＮＭＯＳトランジスタＭＮ２０３のドレイン電圧はＧＮＤレベルになり、出力信号ＱＮとしてＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ２０４のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０４はオン状態となる。ＰＭＯＳトランジスタＭＰ２０４のドレイン電圧はＶＤＤ２レベルになり、出力信号ＱとしてＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ２０３のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０３はオフ状態となる。
【００４４】
入力信号Ｄが“Ｌ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ２０３のゲートには“Ｌ”レベルの信号が供給され、オフ状態となる。一方、ＮＭＯＳトランジスタＭＮ２０４のゲートにはインバータＩＮ１を介した入力信号Ｄの反転信号（“Ｈ”レベル）が供給され、オン状態となる。すると、ＮＭＯＳトランジスタＭＮ２０４のドレイン電圧はＧＮＤレベルになり、出力信号ＱとしてＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ２０３のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０３はオン状態となる。したがって、ＰＭＯＳトランジスタＭＰ２０３のドレイン電圧はＶＤＤ２レベルになり、出力信号ＱＮとしてＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ２０４のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ２０４はオフ状態となる。
【００４５】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態は入力信号Ｄに応じたレベルシフト回路として動作する。
【００４６】
一方、入力信号ＶＯＦＦが“Ｈ”レベルから“Ｌ”レベルに変化した場合、出力信号Ｑ，ＱＮには保持された信号を出力し続ける。入力信号ＶＯＦＦが“Ｌ”レベルであるので、ＮＭＯＳトランジスタＭＮ２０５はオフ状態に変化し、ＮＭＯＳトランジスタＭＮ２０８はオン状態に変化する。ＰＭＯＳトランジスタＭＰ２０３とＮＭＯＳトランジスタＭＮ２０３のドレインノードと、ＰＭＯＳトランジスタＭＰ２０４とＮＭＯＳトランジスタＭＮ２０４のドレインノードとの電位差によって、ＮＭＯＳトランジスタＭＮ２０６，ＭＮ２０７のどちらか一方がオン状態となり、オン状態となったＮＭＯＳトランジスタのドレイン電圧はＧＮＤレベルとなる。オフ状態のＮＭＯＳトランジスタのドレイン電圧は、保持された信号レベルのままである。
【００４７】
この時、ＶＤＤ１を切ったとすると、入力信号Ｄは不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ２０５はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、保持した信号を出力し続けるので、出力信号Ｑ，ＱＮに影響はない。
【００４８】
よって、本実施形態は、レベルシフト機能のあるラッチ回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ｄおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第３の実施の形態）
図３は、第３の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるイネーブル付きフリップ・フロップになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ｄ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第４の入力信号）とクロック信号ＣＰＮが供給されるＮＡＮＤ回路と、ＶＤＤ２とＧＮＤ間にこのＮＡＮＤ回路の出力信号（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ｄ，ＮＡＮＤ回路の出力信号およびインバータＩＮ１，ＩＮ２の出力信号により制御されるマスター・ラッチ（第１のレベルシフト回路、第１の保持回路）とスレーブ・ラッチ（第２のレベルシフト回路、第２の保持回路）から成るフリップ・フロップから構成されている。入力信号Ｄとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとクロック信号ＣＰＮとこれらＮＡＮＤ論理とその反転信号および出力信号Ｑ，ＱＮはＶＤＤ２の電源系統に含まれている。
【００４９】
ＮＡＮＤ回路は、ＰＭＯＳトランジスタＭＰ３０２，ＭＰ３０３とＮＭＯＳトランジスタＭＮ３０２，ＭＮ３０３から構成されている。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ３０２，ＮＭＯＳトランジスタＭＮ３０２，ＮＭＯＳトランジスタＭＮ３０３が直列接続されている。ＰＭＯＳトランジスタＭＰ３０２とＮＭＯＳトランジスタＭＮ３０２のゲートにはクロック信号ＣＰＮが供給され、ＮＭＯＳトランジスタＭＮ３０３のゲートには入力信号ＶＯＦＦが供給されている。また、ＰＭＯＳトランジスタＭＰ３０２と並列にＰＭＯＳトランジスタＭＰ３０３が接続されている。ＰＭＯＳトランジスタＭＰ３０３は、ソースがＶＤＤ２に接続され、ドレインがＰＭＯＳトランジスタＭＰ３０２およびＮＭＯＳトランジスタＭＮ３０２のドレインに接続され、ゲートには入力信号ＶＯＦＦが供給されている。このＮＡＮＤ回路の出力信号が、ＮＭＯＳトランジスタＭＮ３１０とＮＭＯＳトランジスタＭＮ３１３に供給される。また、インバータＩＮ２（ＮＭＯＳトランジスタＭＮ３０４，ＰＭＯＳトランジスタＭＰ３０４）を介した信号、すなわち、ＮＡＮＤ回路の出力信号の反転信号が、ＮＭＯＳトランジスタＭＮ３０７とＮＭＯＳトランジスタＭＮ３１６に供給される。
【００５０】
次に、マスター・ラッチについて説明する。ＮＭＯＳトランジスタＭＮ３０７（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ３０５（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３０７のドレインに接続され、ゲートに入力信号Ｄが供給されている。ＮＭＯＳトランジスタＭＮ３０６（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３０７のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ３０１，ＰＭＯＳトランジスタＭＰ３０１）を介した入力信号Ｄの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ３０５（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ３０６（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３０６に接続されている。そして、ＰＭＯＳトランジスタＭＰ３０５のゲートがＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ３０６のゲートがＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。
【００５１】
そして、ＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレイン電圧およびＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＮＭＯＳ３０６のドレイン電圧が、すなわち、入力信号Ｄに応じた信号が次段のスレーブ・ラッチに供給される。
【００５２】
また、ＮＭＯＳトランジスタＭＮ３１０（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ３０８（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３０９（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ３１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続されている。そして、ＮＭＯＳトランジスタＭＮ３０８のドレインが、ＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５のドレインに接続され、ＮＭＯＳトランジスタＭＮ３０９のドレインが、ＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６のドレインに接続されている。
【００５３】
次に、スレーブ・ラッチについて説明する。ＮＭＯＳトランジスタＭＮ３１３は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号が供給されている。ＮＭＯＳトランジスタＭＮ３１１は、ソースがＮＭＯＳトランジスタＭＮ３１３のドレインに接続され、ゲートに前段のマスター・ラッチのＰＭＯＳトランジスタＭＰ３０６とＮＭＯＳトランジスタＭＮ３０６，ＭＮ３０９のドレイン電圧（第３の入力信号）が供給される。ＮＭＯＳトランジスタＭＮ３１２は、ソースがＮＭＯＳトランジスタＭＮ３１３のドレインに接続され、ゲートに前段のマスター・ラッチのＰＭＯＳトランジスタＭＰ３０５とＮＭＯＳトランジスタＭＮ３０５，ＭＮ３０８のドレイン電圧が供給される。また、ＰＭＯＳトランジスタＭＰ３１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３１１に接続されている。ＰＭＯＳトランジスタＭＰ３１２は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ３１２に接続されている。そして、ＰＭＯＳトランジスタＭＰ３１１のゲートが、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続され、ＰＭＯＳトランジスタＭＰ３１２のゲートが、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。ここでは、前段のマスター・ラッチからの出力信号に応じて、出力信号Ｑ，ＱＮが出力される。
【００５４】
また、ＮＭＯＳトランジスタＭＮ３１６は、ソースがＧＮＤに接続され、ゲートにＮＡＮＤ回路の出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ３１４は、ソースがＮＭＯＳトランジスタＭＮ３１６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ３１５は、ソースがＮＭＯＳトランジスタＭＮ３１６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。そして、ＮＭＯＳトランジスタＭＮ３１４のゲートが、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２のドレインに接続され、ＮＭＯＳトランジスタＭＮ３１５のゲートが、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１のドレインに接続されている。そして、出力信号Ｑとして、ＰＭＯＳトランジスタＭＰ３１２とＮＭＯＳトランジスタＭＮ３１２，ＭＮ３１５のドレイン電圧が出力され、出力信号ＱＮとして、ＰＭＯＳトランジスタＭＰ３１１とＮＭＯＳトランジスタＭＮ３１１，ＭＮ３１４のドレイン電圧が出力される。
【００５５】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦ，クロック入力信号ＣＰＮ共に“Ｈ”レベルが入力された場合、入力信号Ｄの信号レベルを変換してマスター・ラッチに信号を読み込むレベルシフト回路として動作し、スレーブ・ラッチに保持されているデータが出力信号Ｑ，ＱＮとして出力される。この場合、ＮＡＮＤ回路の出力信号は“Ｌ”レベルとなる。したがって、ＮＭＯＳトランジスタＭＮ３０７とＮＭＯＳトランジスタＭＮ３１６は、オン状態となり、ＮＭＯＳトランジスタＭＮ３１０とＮＭＯＳトランジスタＭＮ３１３は、オフ状態となる。
【００５６】
この時、入力信号Ｄが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭＮ３０５はオン状態、ＮＭＯＳトランジスタＭＮ３０６はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ３０５のドレイン電圧はＧＮＤレベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１２に供給される。そして、ＰＭＯＳトランジスタＭＰ３０６のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０６はオン状態となる。よって、ＰＭＯＳトランジスタＭＰ３０６のドレイン電圧はＶＤＤ２レベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１１に供給される。また、ＰＭＯＳトランジスタＭＰ３０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０５はオフ状態となる。
【００５７】
また、入力信号Ｄが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭＮ３０５はオフ状態、ＮＭＯＳトランジスタＭＮ３０６はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ３０６のドレイン電圧はＧＮＤレベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１１に供給される。そして、ＰＭＯＳトランジスタＭＰ３０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０５はオン状態となる。よって、ＰＭＯＳトランジスタＭＰ３０５のドレイン電圧はＶＤＤ２レベルとなり、次段のスレーブ・ラッチのＮＭＯＳトランジスタＭＮ３１２に供給される。また、ＰＭＯＳトランジスタＭＰ３０６のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ３０６はオフ状態となる。
【００５８】
この様に、入力信号Ｄに応じて、マスター・ラッチは信号を読み込むレベルシフト回路として動作している。スレーブ・ラッチは、ＮＭＯＳトランジスタＭＮ３１３がオフ状態、ＮＭＯＳトランジスタＭＮ３１２がオン状態なので、入力信号Ｄが“Ｈ”レベルまたは“Ｌ”レベル、どちらの場合も、出力信号Ｑ，ＱＮとしてスレーブ・ラッチに保持された信号が出力される。
【００５９】
一方、入力信号ＶＯＦＦに“Ｈ”レベル、クロック入力信号ＣＰＮに“Ｌ”レベルが入力された場合、または、入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｑ，ＱＮとして、マスター・ラッチに保持されている信号がスレーブ・ラッチを通して出力される。この場合、ＮＡＮＤ回路の出力は“Ｈ”レベルとなるので、ＮＭＯＳトランジスタＭＮ３０７，ＭＮ３１６はオフ状態、ＮＭＯＳトランジスタＭＮ３１０，ＭＮ３１３はオン状態となる。
【００６０】
ここでＶＤＤ１を切ったとすると、入力信号Ｄおよびその反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ３０７はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、マスター・ラッチに保持された信号がスレーブ・ラッチを通して出力し続けるので、出力信号Ｑ，ＱＮに影響はない。尚、ＶＤＤ１の電源を切る時は、それより前にクロックの供給を止める。
【００６１】
よって、本実施形態は、レベルシフト機能のあるイネーブル付きフリップ・フロップ回路として働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ｄおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第４の実施の形態）
図４は、第４の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるクロックド・インバータになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａと入力信号ＶＯＦＦによりレベル変換を行うレベルシフト回路と、入力信号ＶＯＦＦとその反転信号およびレベルシフト回路の出力信号により“Ｈ”レベル，“Ｌ”レベルまたはハイインピーダンスの信号を出力するクロックド・インバータから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００６２】
レベルシフト回路について説明する。ＮＭＯＳトランジスタＭＮ４０４（スイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ４０２は、ソースがＮＭＯＳトランジスタＭＮ４０４のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ４０３は、ソースがＮＭＯＳトランジスタＭＮ４０４のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ４０１，ＰＭＯＳトランジスタＭＰ４０１）を介した入力信号Ａの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ４０２は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ４０２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４０３は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＰ４０３のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ４０２のゲートが、ＰＭＯＳトランジスタＭＰ４０３とＮＭＯＳトランジスタＭＮ４０３のドレインに接続され、ＰＭＯＳトランジスタＭＰ４０３のゲートが、ＰＭＯＳトランジスタＭＰ４０２とＮＭＯＳトランジスタＭＮ４０２のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ４０３とＮＭＯＳトランジスタＭＮ４０３のドレイン電圧が、次段のクロックド・インバータに供給される。
【００６３】
次に、クロックド・インバータについて説明する。ＶＤＤ２とＧＮＤ間に、ＰＭＯＳトランジスタＭＰ４０６，ＭＰ４０７とＮＭＯＳトランジスタＭＮ４０６，ＭＮ４０７が直列接続されている。ＮＭＯＳトランジスタＭＮ４０７は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＰＭＯＳトランジスタＭＰ４０７は、ソースがＶＤＤ２に接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ４０５，ＰＭＯＳトランジスタＭＰ４０５）を介した入力信号ＶＯＦＦの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ４０６は、ソースがＮＭＯＳトランジスタＭＮ４０７のドレインに接続され、ゲートにレベルシフト回路からの出力信号が供給されている。ＰＭＯＳトランジスタＭＰ４０６は、ソースがＰＭＯＳトランジスタＭＰ４０７のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ４０６のドレインに接続され、ゲートにレベルシフト回路の出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６のドレイン電圧が出力される。
【００６４】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚはハイインピーダンスに固定される。この場合、ＮＭＯＳトランジスタＭＮ４０７は、オフ状態になる。また、ＰＭＯＳトランジスタＭＰ４０７のゲートには、インバータＩＮ２を介した入力信号ＶＯＦＦの反転信号（“Ｈ”レベル）が供給され、オフ状態となる。すなわち、ＰＭＯＳトランジスタＭＰ４０７，ＮＭＯＳトランジスタＭＮ４０７共にオフ状態となるので、クロックド・インバータの出力信号Ｚはハイインピーダンスとなる。
【００６５】
この時、ＶＤＤ１を切ったとすると、入力信号Ａおよびその反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ４０４はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＰＭＯＳトランジスタＭＰ４０７とＮＭＯＳトランジスタＭＮ４０７が共にオフ状態となっているので、レベルシフト回路から不安定な出力信号が供給されても、出力信号Ｚに影響はない。
【００６６】
一方、入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、クロックド・インバータのＰＭＯＳトランジスタＭＰ４０７とＮＭＯＳトランジスタＭＮ４０７は共にオン状態となる。また、入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ４０４はオン状態となる。
【００６７】
入力信号Ａが“Ｌ”レベルの場合を考える。この時、ＮＭＯＳトランジスタＭＮ４０２はオフ状態となり、ＮＭＯＳトランジスタＭＮ４０３はオン状態となる。すると、ＮＭＯＳトランジスタＭＮ４０３のドレイン電圧はＧＮＤレベルになり、レベルシフト回路からＧＮＤレベルの信号が出力される。
【００６８】
また、ＰＭＯＳトランジスタＭＰ４０２のゲートにはＧＮＤレベル（“Ｌ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ４０２はオン状態となり、ＰＭＯＳトランジスタＭＰ４０２のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ４０３にはＶＤＤ２レベル（“Ｈ”レベル）が供給され、オフ状態となる。
【００６９】
ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６は、ゲートにレベルシフト回路からの出力信号（“Ｌ”レベル）が供給されるので、ＰＭＯＳトランジスタＭＰ４０６はオン状態、ＮＭＯＳトランジスタＭＮ４０６はオフ状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【００７０】
入力信号Ａが“Ｈ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ４０２はオン状態となり、ＮＭＯＳトランジスタＭＮ４０３はオフ状態となる。すると、ＮＭＯＳトランジスタＭＮ４０２のドレイン電圧は、ＧＮＤレベルになる。そして、ＰＭＯＳトランジスタＭＰ４０３のゲートにはＧＮＤレベル（“Ｌ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ４０３はオン状態となる。したがって、ＰＭＯＳトランジスタＭＰ４０３のドレイン電圧はＶＤＤ２レベルになり、レベルシフト回路からＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ４０２のゲートにはＶＤＤ２レベル（“Ｈ”レベル）が供給され、オフ状態となる。
【００７１】
ＰＭＯＳトランジスタＭＰ４０６とＮＭＯＳトランジスタＭＮ４０６は、ゲートにレベルシフト回路からの出力信号（“Ｈ”レベル）が供給されるので、ＰＭＯＳトランジスタＭＰ４０６はオフ状態、ＮＭＯＳトランジスタＭＮ４０６はオン状態となる。よって、出力信号Ｚとして、ＧＮＤレベルの信号が出力される。
【００７２】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合は、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。
【００７３】
よって、本実施形態は、レベルシフト機能のあるクロックド・インバータとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第５の実施の形態）
図５は、第５の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるトライステートゲートになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ２と、入力信号Ａと，入力信号ＶＯＦＦとこれらインバータＩＮ１，ＩＮ２の出力信号により制御される２つの差動回路と、これら差動回路の出力信号により制御される２つのＭＯＳトランジスタから構成されている。入力信号Ａとその反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号、そして２つの差動出力と出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００７４】
第１の差動回路（第１のレベルシフト回路）について説明する。ＮＭＯＳトランジスタＭＮ５０４（第３のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ５０３（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ５０４のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ５０１，ＰＭＯＳトランジスタＭＰ５０１）を介した入力信号Ａの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ５０５（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ５０６（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ５０５のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ５０２，ＰＭＯＳトランジスタＭＰ５０２）を介した入力信号ＶＯＦＦの反転信号が供給されている。
【００７５】
また、ＰＭＯＳトランジスタＭＰ５０３（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ５０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０５とＮＭＯＳトランジスタＭＮ５０６のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０３のゲートが、ＰＭＯＳトランジスタＭＰ５０５とＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ５０５のゲートが、ＰＭＯＳトランジスタＭＰ５０３とＮＭＯＳトランジスタＭＮ５０３のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０５とＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０６のドレイン電圧が次段に出力される。
【００７６】
次に、第２の差動回路（第２のレベルシフト回路）について説明する。ＮＭＯＳトランジスタＭＮ５０７（第９のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ１を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ５０８（第１０のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ５０７のドレインに接続され、ゲートにインバータＩＮ２を介した入力信号ＶＯＦＦの反転信号が供給されている。また、ＮＭＯＳトランジスタＭＮ５１０（第１１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ５０９（第１２のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ５１０のドレインに接続され、ゲートに入力信号Ａが供給されている。
【００７７】
また、ＰＭＯＳトランジスタＭＰ５０７（第１３のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０７，ＭＮ５０８のドレインに接続されている。ＰＭＯＳトランジスタＭＰ５０９（第１４のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５０９のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０７のゲートが、ＰＭＯＳトランジスタＭＰ５０９とＮＭＯＳトランジスタＭＮ５０９のドレインに接続され、ＰＭＯＳトランジスタＭＰ５０９のゲートが、ＰＭＯＳトランジスタＭＰ５０７とＮＭＯＳトランジスタＭＮ５０７，ＭＮ５０８のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ５０９とＮＭＯＳトランジスタＭＮ５０９のドレイン電圧が次段に出力される。
【００７８】
次に、第１および第２の差動回路からの出力を受ける２つのＭＯＳトランジスタについて説明する。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ５１１（第８のＭＯＳトランジスタ）とＮＭＯＳトランジスタＭＮ５１１（第７のＭＯＳトランジスタ）が直列接続されている。ＮＭＯＳトランジスタＭＮ５１１は、ソースがＧＮＤに接続され、ゲートに第１の差動回路からの出力信号が供給されている。ＰＭＯＳトランジスタＭＰ５１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ５１１のドレインに接続され、ゲートに第２の差動回路からの出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ５１１とＮＭＯＳトランジスタＭＮ５１１のドレイン電圧が出力される。
【００７９】
尚、ＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０４のゲートに供給する入力信号を逆にしてもよい。すなわち、ＮＭＯＳトランジスタＭＮ５０３のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ５０４のゲートに入力信号Ａの反転信号が供給されてもよい。同様に、ＮＭＯＳトランジスタＭＮ５０９のゲートに入力信号ＶＯＦＦが供給され、ＮＭＯＳトランジスタＭＮ５１０のゲートに入力信号Ａが供給されてもよい。
【００８０】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、出力信号Ｚはハイインピーダンスに固定される。第１の差動回路のＮＭＯＳトランジスタＭＮ５０４はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０６はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０６のドレイン電圧はＧＮＤレベルとなり、第１の差動回路からはＧＮＤレベルの信号が出力される。
【００８１】
また、ＰＭＯＳトランジスタＭＰ５０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０３のドレイン電圧はＶＤＤ２レベルとなり、ＰＭＯＳトランジスタＭＰ５０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０５はオフ状態となる。
【００８２】
一方、第２の差動回路のＮＭＯＳトランジスタＭＮ５０８はオン状態となり、ＮＭＯＳトランジスタＭＮ５１０はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０８のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０９のドレイン電圧はＶＤＤ２レベルとなり、第２の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオフ状態となる。
【００８３】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＧＮＤレベルの信号が供給され、オフ状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＶＤＤ２レベルの信号が供給され、オフ状態となる。共にオフ状態となるので、出力信号Ｚはハイインピーダンスとなる。
【００８４】
よって、入力信号Ａにより動作するＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０９は、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ５０４，ＭＮ５１０がオフ状態になることによって遮断される。したがって、入力信号ＶＯＦＦが“Ｌ”レベルの時、入力信号Ａを含むＶＤＤ１を切っても、ＮＭＯＳトランジスタＭＮ５０６，ＭＮ５０８がオン状態になることによって、次段のＭＯＳトランジスタに供給する出力信号が、第１の差動回路からは“Ｌ”レベルに、第２の差動回路からは“Ｈ”レベルに固定される。
【００８５】
また、入力信号ＶＯＦＦが“Ｌ”レベルの時、ＮＭＯＳトランジスタＭＮ５０６，ＭＮ５０８はオン状態となるので、ＮＭＯＳトランジスタＭＮ５０５，ＭＮ５０７とのドレインはＧＮＤレベルとなり、また、ＮＭＯＳトランジスタＭＮ５０４，ＭＮ５１０はオフ状態となる。したがって、ＶＤＤ１を切って入力信号Ａおよびその反転信号が不安定な状態になっても、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。
【００８６】
入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａを出力信号Ｚの信号レベルに変換することのできるレベルシフト回路として動作する。第１の差動回路のＮＭＯＳトランジスタＭＮ５０４はオン状態となり、ＮＭＯＳトランジスタＭＮ５０６はオフ状態となる。また、第２の差動回路のＮＭＯＳトランジスタＭＮ５０８はオフ状態となり、ＮＭＯＳトランジスタＭＮ５１０はオン状態となる。
【００８７】
入力信号Ａが“Ｌ”レベルの場合を考える。第１の差動回路のＮＭＯＳトランジスタＭＮ５０５はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０３はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０３，ＭＮ５０４が共にオン状態となるので、ＮＭＯＳトランジスタＭＮ５０３のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０５のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０５のドレイン電圧はＶＤＤ２レベルとなり、第１の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０３のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオフ状態となる。
【００８８】
第２の差動回路のＮＭＯＳトランジスタＭＮ５０７はオン状態となり、ＮＭＯＳトランジスタＭＮ５０９はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０７のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０９のドレイン電圧はＶＤＤ２レベルとなり、第２の差動回路からはＶＤＤ２レベルの信号が出力される。また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオフ状態となる。
【００８９】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＶＤＤ２レベルの信号が供給され、オン状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＶＤＤ２レベルの信号が供給され、オフ状態となる。したがって、出力信号Ｚとして、ＧＮＤレベルの信号が出力される。
【００９０】
入力信号Ａが“Ｈ”レベルの場合を考える。第１の差動回路のＮＭＯＳトランジスタＭＮ５０３はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０５はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０５のドレイン電圧はＧＮＤレベルとなり、第１の差動回路からはＧＮＤレベルの信号が出力される。そして、ＰＭＯＳトランジスタＭＰ５０３のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０３はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０３のドレイン電圧はＶＤＤ２レベルとなる。ＰＭＯＳトランジスタＭＰ５０５のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、オフ状態となる。
【００９１】
第２の差動回路のＮＭＯＳトランジスタＭＮ５０７はオフ状態となり、ＮＭＯＳトランジスタＭＮ５０９はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ５０９，ＭＮ５１０が共にオン状態となるので、ＮＭＯＳトランジスタＭＮ５０９のドレイン電圧はＧＮＤレベルとなり、第２の差動回路からはＧＮＤレベルの信号が出力される。
【００９２】
また、ＰＭＯＳトランジスタＭＰ５０７のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０７はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ５０７のドレイン電圧はＶＤＤ２レベルとなる。そして、ＰＭＯＳトランジスタＭＰ５０９のゲートにはＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ５０９はオフ状態となる。
【００９３】
ＮＭＯＳトランジスタＭＮ５１１は、第１の差動回路からＧＮＤレベルの信号が供給され、オフ状態となる。一方、ＰＭＯＳトランジスタＭＰ５１１は、第２の差動回路からＧＮＤレベルの信号が供給され、オン状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【００９４】
以下に、第５の実施形態における真理値表を表１に表す。
【００９５】
【表１】
したがって、入力信号ＶＯＦＦが“Ｈ”レベルの場合、本実施形態はレベルシフト回路として動作する。
【００９７】
よって、本実施形態は、レベルシフト機能のあるトライステートゲートとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａおよびその反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第６の実施の形態）
図６は、第６の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチ２個とクロックド・インバータを組み合わせた構成になっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１とイネーブル信号Ｅ（第３の入力信号）が供給されるインバータＩＮ２と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第２の入力信号）が供給されるインバータＩＮ３と、これら信号とその反転信号により制御される２つのラッチと、このラッチの出力信号により制御されるクロックド・インバータから構成されている。入力信号Ａ、イネーブル信号Ｅとこれらの反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および出力信号ＺはＶＤＤ２の電源系統に含まれている。
【００９８】
第１のラッチ（第１のレベルシフト回路、第１の保持回路）は、入力信号Ａに応じた信号を出力する。ＮＭＯＳトランジスタＭＮ６０６（第１のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ６０４（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０６のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ６０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０６のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ６０１，ＰＭＯＳトランジスタＭＰ６０１）を介した入力信号Ａの反転信号が供給されている。また、ＰＭＯＳトランジスタＭＰ６０４（第５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６０５（第６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６０５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ６０４のゲートが、ＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続され、ＰＭＯＳトランジスタＭＰ６０５のゲートが、ＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。
【００９９】
また、ＮＭＯＳトランジスタＭＮ６０９（第２のＭＯＳトランジスタ）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３（ＮＭＯＳトランジスタＭＮ６０３，ＰＭＯＳトランジスタＭＰ６０３）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６０７（第７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０９のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６０８（第８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ６０９のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６０４とＮＭＯＳトランジスタＭＮ６０４のドレインに接続されている。
【０１００】
そして、ＰＭＯＳトランジスタＭＰ６０５とＮＭＯＳトランジスタＭＮ６０５，ＭＮ６０８のドレイン電圧が第１のラッチの出力信号として、後段のクロックド・インバータに出力される。
【０１０１】
第２のラッチは、イネーブル信号Ｅに応じた信号を出力する。ＮＭＯＳトランジスタＭＮ６１２は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ６１０は、ソースがＮＭＯＳトランジスタＭＮ６１２のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ６１１は、ソースがＮＭＯＳトランジスタＭＮ６１２のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ６０２，ＰＭＯＳトランジスタＭＰ６０２）を介したイネーブル信号Ｅの反転信号が供給されている。
【０１０２】
また、ＰＭＯＳトランジスタＭＰ６１０は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６１１は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ６１１のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ６１０のゲートが、ＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続され、ＰＭＯＳトランジスタＭＰ６１１のゲートが、ＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。
【０１０３】
また、ＮＭＯＳトランジスタＭＮ６１５は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６１３は、ソースがＮＭＯＳトランジスタＭＮ６１５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６１４は、ソースがＮＭＯＳトランジスタＭＮ６１５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０のドレインに接続されている。
【０１０４】
そして、第２のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ６１１とＮＭＯＳトランジスタＭＮ６１１，ＭＮ６１４のドレイン電圧が、後段のクロックド・インバータに出力される。また、第２のラッチの出力信号の反転信号として、ＰＭＯＳトランジスタＭＰ６１０とＮＭＯＳトランジスタＭＮ６１０，ＭＮ６１３のドレイン電圧が、後段のクロックド・インバータに出力される。
【０１０５】
クロックド・インバータについて説明する。ＶＤＤ２とＧＮＤ間に、ＰＭＯＳトランジスタＭＰ６１６，ＭＰ６１７とＮＭＯＳトランジスタＭＰ６１６，ＭＮ６１７が直列接続されている。ＰＭＯＳトランジスタＭＰ６１７は、ソースがＶＤＤ２に接続され、ゲートに第２のラッチからの出力信号の反転信号が供給されている。ＮＭＯＳトランジスタＭＮ６１７は、ソースがＧＮＤに接続され、ゲートに第２のラッチからの出力信号が供給されている。また、ＰＭＯＳトランジスタＭＰ６１６は、ソースがＰＭＯＳトランジスタＭＰ６１７のドレインに接続され、ゲートに第１のラッチからの出力信号が供給されている。ＮＭＯＳトランジスタＭＮ６１６は、ソースがＮＭＯＳトランジスタＭＮ６１７のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ６１６のドレインに接続され、ゲートに第１のラッチから出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ６１６とＮＭＯＳトランジスタＭＮ６１６のドレイン電圧が出力される。
【０１０６】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力されている場合、入力信号Ａおよびイネーブル信号Ｅの信号レベルを変換して出力信号Ｚに信号を出力するレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ６０６とＮＭＯＳトランジスタＭＮ６１２はオン状態となり、ＮＭＯＳトランジスタＭＮ６０９とＮＭＯＳトランジスタＭＮ６１５はオフ状態となる。
【０１０７】
入力信号Ａが“Ｈ”レベルの場合を考える。第１のラッチのＮＭＯＳトランジスタＭＮ６０４はオン状態となり、ＮＭＯＳトランジスタＭＮ６０５はオフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ６０４のドレイン電圧はＧＮＤレベルとなる。そして、ＰＭＯＳトランジスタＭＰ６０５のゲートにはＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０５はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ６０５のドレイン電圧はＶＤＤ２レベルとなり、第１のラッチの出力信号として、次段のクロックド・インバータに出力される。また、ＰＭＯＳトランジスタＭＰ６０４のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０４はオフ状態となる。
【０１０８】
イネーブル信号Ｅが“Ｈ”レベルの場合、第２のラッチでも同様に動作し、第２のラッチの出力信号としてＶＤＤ２レベル（“Ｈ”レベル）の信号が、出力信号の反転信号としてＧＮＤレベル（“Ｌ”レベル）の信号が、次段のクロックド・インバータに供給される。
【０１０９】
この時、クロックド・インバータは、ＮＭＯＳトランジスタＭＮ６１６，ＭＮ６１７がオン状態となるので、出力信号ＺとしてＧＮＤレベル（“Ｌ”レベル）の信号が出力される。
【０１１０】
入力信号Ａが“Ｌ”レベルの場合を考える。ＮＭＯＳトランジスタＭＮ６０４はオフ状態、ＮＭＯＳトランジスタＭＮ６０５はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ６０５のドレイン電圧はＧＮＤレベルとなり、次段のクロックド・インバータに出力される。そして、ＰＭＯＳトランジスタＭＰ６０４のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０４はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ６０４のドレイン電圧はＶＤＤ２レベルとなり、ＰＭＯＳトランジスタＭＰ６０５のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ６０５はオフ状態となる。
【０１１１】
この時、クロックド・インバータは、ＰＭＯＳトランジスタＭＰ６１６，ＭＰ６１７がオン状態となるので、出力信号ＺとしてＶＤＤ２レベル（“Ｈ”レベル）の信号が出力される。
【０１１２】
イネーブル信号Ｅが“Ｌ”レベルの場合、第２のラッチから、出力信号としてＧＮＤレベル（“Ｌ”レベル）の信号が、出力信号の反転信号としてＶＤＤ２レベル（“Ｈ”レベル）の信号が、次段のクロックド・インバータに供給される。
【０１１３】
この時、クロックド・インバータは、ＰＭＯＳトランジスタＭＰ６１７とＮＭＯＳトランジスタＭＮ６１７は共にオフ状態となるので、出力信号Ｚとしてハイインピーダンスの信号が出力される。
【０１１４】
一方、入力信号ＶＯＦＦに“Ｌ”レベルが入力されている場合、ＮＭＯＳトランジスタＭＮ６０６，ＭＮ６１２はオフ状態、ＮＭＯＳトランジスタＭＮ６０９，ＭＮ６１５はオン状態となる。第１のラッチおよび第２のラッチは、入力信号ＶＯＦＦに“Ｈ”レベルが入力されていた時の入力信号Ａ，イネーブル信号Ｅに応じた信号を保持しているので、ＶＤＤ１を切っても出力信号Ｚは“Ｈ”レベル（ＶＤＤ２レベル）、“Ｌ”レベル（ＧＮＤレベル）、または、ハイインピーダンスを出力し続ける。
【０１１５】
以下に、第６の実施形態における真理値表を表２に示す。表２中の“Ｘ”は、“Ｈ”または“Ｌ”である。
【０１１６】
【表２】
入力信号ＶＯＦＦが“Ｌ”レベルの時に、ＶＤＤ１を切ったとすると、入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ６０６，ＭＮ６１２はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、第１および第２のラッチは保持した信号を出力し続けるので、これら２つのラッチの出力信号やその反転信号に影響はない。
【０１１８】
よって、本実施形態は、レベルシフト機能のあるクロックド・インバータとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。（第７の実施の形態）
図７は、第７の実施形態における中継用マクロセルの回路図である。これは、レベルシフト機能のあるラッチ２個を有するトライステートゲートになっている。ＶＤＤ１（第３の電位）とＧＮＤ（第２の電位）間に入力信号Ａ（第１の入力信号）が供給されるインバータＩＮ１と、イネーブル信号Ｅ（第２の入力信号）が供給されるインバータＩＮ２と、ＶＤＤ２（第１の電位）とＧＮＤ間に入力信号ＶＯＦＦ（第３の入力信号）が供給されるインバータＩＮ３と、これら入力信号とその反転信号により制御される２つのラッチと、このラッチの出力信号により制御される２つのＭＯＳトランジスタから構成されている。入力信号Ａ，Ｅとこれらの反転信号はＶＤＤ１の電源系統に含まれ、入力信号ＶＯＦＦとその反転信号および２個のラッチと出力信号ＺはＶＤＤ２の電源系統に含まれている。
【０１１９】
第１のラッチ（第１のレベルシフト回路、第１の保持回路）について説明する。ＮＭＯＳトランジスタＭＮ７０８（第１のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ７０４（第３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ゲートにインバータＩＮ１（ＮＭＯＳトランジスタＭＮ７０１，ＰＭＯＳトランジスタＭＰ７０１）を介した入力信号Ａの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７０５（第４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ７０４のドレインに接続され、ゲートにインバータＩＮ２（ＮＭＯＳトランジスタＭＮ７０２，ＰＭＯＳトランジスタＭＰ７０２）を介したイネーブル信号Ｅの反転信号が供給されている。
【０１２０】
また、ＮＭＯＳトランジスタＭＮ７０７（第５のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０８のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ７０６（第６のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７０７のドレインに接続され、ゲートに入力信号Ａが供給されている。
【０１２１】
ＰＭＯＳトランジスタＭＰ７０４（第７のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。ＰＭＯＳトランジスタＭＰ７０６（第８のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７０６のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ７０４のゲートが、ＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続され、ＰＭＯＳトランジスタＭＰ７０６のゲートが、ＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。
【０１２２】
また、ＮＭＯＳトランジスタＭＮ７１１（第３のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３（ＮＭＯＳトランジスタＭＮ７０３，ＰＭＯＳトランジスタＭＰ７０３）を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７０９（第９のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７１０（第１０のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５のドレインに接続されている。
【０１２３】
そして、第１のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６，ＭＮ７１０のドレイン電圧が次段に出力される。
【０１２４】
次に、第２のラッチ（第２のレベルシフト回路、第２の保持回路）について説明する。ＮＭＯＳトランジスタＭＮ７１６（第２のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートに入力信号ＶＯＦＦが供給されている。ＮＭＯＳトランジスタＭＮ７１３（第１１のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ゲートにイネーブル信号Ｅが供給されている。ＮＭＯＳトランジスタＭＮ７１２（第１２のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１３のドレインに接続され、ゲートにインバータＩＮ１を介した入力信号Ａの反転信号が供給されている。
【０１２５】
また、ＮＭＯＳトランジスタＭＮ７１４（第１３のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ゲートに入力信号Ａが供給されている。ＮＭＯＳトランジスタＭＮ７１５（第１４のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１６のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ７１４のドレインに接続され、ゲートにインバータＩＮ２を介したイネーブル信号Ｅの反転信号が供給されている。
【０１２６】
ＰＭＯＳトランジスタＭＰ７１２（第１５のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７１２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ７１４（第１６のＭＯＳトランジスタ）は、ソースがＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ７１２のゲートが、ＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続され、ＰＭＯＳトランジスタＭＰ７１４のゲートが、ＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２のドレインに接続されている。
【０１２７】
また、ＮＭＯＳトランジスタＭＮ７２１（第４のスイッチ素子）は、ソースがＧＮＤに接続され、ゲートにインバータＩＮ３を介した入力信号ＶＯＦＦの反転信号が供給されている。ＮＭＯＳトランジスタＭＮ７１８（第１７のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ゲートが第１のラッチのＰＭＯＳトランジスタＭＰ７０６とＮＭＯＳトランジスタＭＮ７０６，ＭＮ７１０のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７１７（第１８のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７１８のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレインに接続されている。
【０１２８】
また、ＮＭＯＳトランジスタＭＮ７１９（第１９のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ゲートがＰＭＯＳトランジスタＭＰ７１２とＮＭＯＳトランジスタＭＮ７１２，ＭＮ７１７のドレインに接続されている。ＮＭＯＳトランジスタＭＮ７２０（第２０のＭＯＳトランジスタ）は、ソースがＮＭＯＳトランジスタＭＮ７２１のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５およびＭＮ７１９のドレインに接続され、ゲートが第１のラッチのＰＭＯＳトランジスタＭＰ７０４とＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５およびＭＮ７０９のドレインに接続されている。
【０１２９】
そして、第２のラッチの出力信号として、ＰＭＯＳトランジスタＭＰ７１４とＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５およびＭＮ７１７のドレイン電圧が次段に出力される。
【０１３０】
次に、第１および第２のラッチからの出力を受ける２つのＭＯＳトランジスタについて説明する。ＶＤＤ２とＧＮＤ間にＰＭＯＳトランジスタＭＰ７２２（第１のＭＯＳトランジスタ）とＮＭＯＳトランジスタＭＮ７２２（第２のＭＯＳトランジスタ）が直列接続されている。ＰＭＯＳトランジスタＭＰ７２２は、ソースがＶＤＤ２に接続され、ゲートに第１のラッチの出力信号が供給されている。また、ＮＭＯＳトランジスタＭＮ７２２は、ソースがＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ７２２のドレインに接続され、ゲートに第２のラッチの出力信号が供給されている。そして、出力信号Ｚとして、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２のドレイン電圧が出力される。
【０１３１】
次に、本実施形態の動作について説明する。入力信号ＶＯＦＦに“Ｈ”レベルが入力された場合、入力信号Ａ，Ｅの信号レベルを変換して出力信号Ｚに信号を出力するレベルシフト回路として動作する。入力信号ＶＯＦＦが“Ｈ”レベルなので、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオン状態となり、ＮＭＯＳトランジスタＭＮ７１１，ＭＮ７２１はオフ状態となる。
【０１３２】
入力信号Ａ，イネーブル信号Ｅが“Ｈ”レベルの場合を考える。第１のラッチのＮＭＯＳトランジスタＭＮ７０４，ＭＮ７０５はオフ状態となり、ＮＭＯＳトランジスタＭＮ７０６，Ｎ７０７はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ７０６のドレイン電圧はＧＮＤレベルとなり、第１のラッチの出力信号としてＧＮＤレベルの信号が次段に供給される。
【０１３３】
また、ＰＭＯＳトランジスタＭＰ７０４のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７０４はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ７０４のドレイン電圧はＶＤＤ２レベル（“Ｈ”レベル）となる。そして、ＰＭＯＳトランジスタＭＰ７０６のゲートにＶＤＤ２レベル（“Ｈ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７０６はオフ状態となる。
【０１３４】
一方、第２のラッチのＮＭＯＳトランジスタＭＮ７１２，ＭＮ７１５はオフ状態となり、ＮＭＯＳトランジスタＭＮ７１３，ＭＮ７１４はオン状態となる。したがって、ＮＭＯＳトランジスタＭＮ７１４，ＭＮ７１５のドレイン電圧はＧＮＤレベルとなり、第２のラッチの出力信号としてＧＮＤレベルの信号が次段に供給される。
【０１３５】
また、ＰＭＯＳトランジスタＭＰ７１２のゲートにＧＮＤレベル（“Ｌ”レベル）の信号が供給され、ＰＭＯＳトランジスタＭＰ７１２はオン状態となる。すると、ＰＭＯＳトランジスタＭＰ７１２のドレイン電圧はＶＤＤ２レベル（“Ｈ”レベル）となる。ＰＭＯＳトランジスタＭＰ７１４のゲートにＶＤＤ２レベル（“Ｈ”レベル）が供給され、ＰＭＯＳトランジスタＭＰ７１４はオフ状態となる。
【０１３６】
そして、ＰＭＯＳトランジスタＭＰ７２２のゲートに、第１のラッチからＧＮＤレベル（“Ｌ”レベル）の信号が供給され、オン状態となる。一方、ＮＭＯＳトランジスタＭＮ７２２のゲートに、第２のラッチからＧＮＤレベル（“Ｌ”レベル）の信号が供給され、オフ状態となる。したがって、出力信号Ｚとして、ＶＤＤ２レベルの信号が出力される。
【０１３７】
一方、入力信号ＶＯＦＦに“Ｌ”レベルが入力された場合、入力信号ＶＯＦＦに“Ｈ”レベルを入力していた時の入力信号Ａ、イネーブル信号Ｅに応じた信号を第１および第２のラッチの出力信号に保持しているので、出力信号Ｚは“Ｈ”レベル、“Ｌ”レベル、または、ハイインピーダンスを出力し続ける。入力信号ＶＯＦＦが“Ｌ”レベルであるので、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオフ状態、ＮＭＯＳトランジスタＭＮ７１１，ＭＮ７２１はオン状態となる。
【０１３８】
この時、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２が共にオン状態とならないように、第２のラッチは、リセット機能付き（ＮＭＯＳトランジスタＭＮ７１８，ＭＮ７２０）となっている。第１のラッチの出力信号がＰＭＯＳトランジスタＭＰ７２２のゲートの入力信号として“Ｌ”レベルを保持した時は、第２のラッチの出力信号がＮＭＯＳトランジスタＭＮ７２２のゲートの入力信号として保持した信号を“Ｌ”レベルにリセットする。つまり、ＮＭＯＳトランジスタＭＮ７１８をオフ状態にして遮断し、ＮＭＯＳトランジスタＭＮ７２０をオン状態にしてＮＭＯＳトランジスタＭＮ７２０のドレイン電圧、すなわち、出力信号Ｑ２をＧＮＤレベル（“Ｌ”レベル）にすることで、ＮＭＯＳトランジスタＭＮ７２２への入力信号を“Ｌ”レベルの状態に設定する。
【０１３９】
したがって、ＰＭＯＳトランジスタＭＰ７２２とＮＭＯＳトランジスタＭＮ７２２は共にオン状態となることなく、出力信号Ｚは“Ｈ”レベル、“Ｌ”レベル、または、ハイインピーダンスを出力し続ける。
【０１４０】
以下、第７の実施形態の真理値表を表３に示す。表３中の“Ｘ”は、“Ｈ”または“Ｌ”である。
【０１４１】
【表３】
入力信号ＶＯＦＦが“Ｌ”レベルの時に、ＶＤＤ１を切ったとすると、入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号は不安定な状態となる。しかし、ＮＭＯＳトランジスタＭＮ７０８，ＭＮ７１６はオフ状態となっているので、ＶＤＤ２からＧＮＤにスタティックリーク電流は流れない。また、ＶＤＤ１を切った場合でも、出力段のＭＯＳトランジスタは共にオンすることなく、第１および第２のラッチは保持した信号を出力し続けるので、出力信号Ｚに影響はない。
【０１４３】
よって、本実施形態は、レベルシフト機能のあるトライステートゲートとして働き、ＶＤＤ１を切っても出力信号には影響がない。また、ＶＤＤ１を切った場合に、不安定となる入力信号Ａ、イネーブル信号Ｅおよびこれらの反転信号を遮断できるので、スタティックリーク電流が流れない。また、意図的に電源電圧に差を持たせている場合はもとより、同一電圧を供給する電源の系統間での電圧にズレが生じた場合でも、スタティックリーク電流の増加を防ぐことができる。
（第８の実施の形態）
図８は、本発明の中継用マクロセルを組み込んだ半導体集積回路のブロック図である。上記に説明した実施の形態の中継用マクロセルを、回路ブロック間に組み込んでいる。
【０１４４】
回路ブロックＢ１はＶＤＤ１で動作し、回路ブロックＢ２はＶＤＤ２で動作する。そして、回路ブロックＢ１，Ｂ２間に、中継用マクロセルＴ１，Ｔ２が組み込まれている。中継用マクロセルＴ１は、ＶＤＤ２の電源系統に含まれている入力信号ＶＯＦＦ１が入力され、ＶＤＤ１からＶＤＤ２の信号レベルに変換するレベルシフト回路として動作する。また、中継用マクロセルＴ２は、ＶＤＤ１の電源系統に含まれている入力信号ＶＯＦＦ２が入力され、ＶＤＤ２からＶＤＤ１の信号レベルに変換するレベルシフト回路として動作する。そして、回路ブロック間に組み込む中継用マクロセルは、入力信号および出力信号に応じて第１〜第７の実施の形態を選択する。
【０１４５】
尚、図８の半導体集積回路は、同一チップ上に配置してもよいし、別々のチップ上に配置してもよい。別々のチップ上に配置する場合は、回路ブロックＢ１，Ｂ２の入力側または出力側に中継用マクロセルを配置すればよい。例えば、回路ブロックＢ１と中継用マクロセルＴ１が同一のチップ上に配置され、回路ブロックＢ２と中継用マクロセルＴ２が同一のチップ上に配置される。そして、中継用マクロセルＴ１からの出力信号が回路ブロックＢ２に、中継用マクロセルＴ２からの出力信号が回路ブロックＢ１に入力される。
【０１４６】
本実施の形態は、電源電圧が異なるかどうかによらず、電源系統の異なる回路ブロック間での信号のレベルシフトはもとより、同じ電源電圧でも系統間で電圧が微妙に異なってしまった場合についても、信号レベル変換され、スタティックリーク電流の増加を防ぐことができる。また、電源系統のいくつかを切って、その系統から電源供給を受けている回路ブロックの信号が不安定になっても、信号を遮断し、電源の入っている回路ブロックの動作に影響が及ぶのを防ぐことができる。
【０１４７】
【発明の効果】
本発明の中継用マクロセルを用いることにより、ある電源系統を切ってその系統から電源供給を受けている回路ブロックの信号が不安定になっても、電源の入っている回路ブロックの動作に影響がおよぶことを防ぐことができる。
【０１４８】
電源電圧が異なる回路ブロック間での信号のレベルシフトはもとより、同じ電源電圧でも系統間で電圧が微妙に異なってしまった場合についても、本発明の中継用マクロセルを用いることにより、信号レベルが変換され、スタティックリーク電流の増加を防ぐことができる。
【図面の簡単な説明】
【図１】第１の実施形態における中継用マクロセルの回路図。
【図２】第２の実施形態における中継用マクロセルの回路図。
【図３】第３の実施形態における中継用マクロセルの回路図。
【図４】第４の実施形態における中継用マクロセルの回路図。
【図５】第５の実施形態における中継用マクロセルの回路図。
【図６】第６の実施形態における中継用マクロセルの回路図。
【図７】第７の実施形態における中継用マクロセルの回路図。
【図８】本発明の中継用マクロセルを組み込んだ半導体集積回路のブロック図。
【図９】従来の半導体装置の回路図。
【図１０】従来の半導体装置の回路図。
【符号の説明】
ＭＰ１０１〜ＭＰ９０５…ＰＭＯＳトランジスタ
ＭＮ１０１〜ＭＮ９０６…ＮＭＯＳトランジスタ
Ａ、Ｄ、ＶＯＦＦ…入力信号
Ｅ…イネーブル信号
ＣＰＮ…クロック入力信号
Ｚ、Ｑ、ＱＮ…出力信号
Ｂ１、Ｂ２…回路ブロック
Ｔ１、Ｔ２…中継用マクロセル
Claims (19)
- 第１の電位である第１の電源と、
第２の電位である第２の電源と、
前記第１の電源と前記第２の電源との間に接続された第１の電流経路と第２の電流経路を有し、前記第１の電流経路の前記第２の電源側に接続され、第３の電位または接地電位である第１の入力信号と前記第１の電位または接地電位である第２の入力信号により制御される第１のスイッチ回路と、前記第２の電流経路の前記第２の電源側に接続され、前記第１の入力信号の反転信号と前記第２の入力信号の反転信号により制御される第２のスイッチ回路とから成る第１のレベルシフト回路と、
を具備することを特徴とする中継用マクロセル。 - 前記第１のスイッチ回路は、
ソースが前記第２の電源に接続され、ゲートに前記第１の入力信号が供給される一導電型の第１のＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力信号が供給される一導電型の第２のＭＯＳトランジスタと
から構成されることを特徴とする請求項１記載の中継用マクロセル。 - 前記第２のスイッチ回路は、
ソースが前記第２の電源に接続され、ゲートに前記第２の入力信号の反転信号が供給される一導電型の第３のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号の反転信号が供給される一導電型の第４のＭＯＳトランジスタとから構成されることを特徴とする請求項１または２記載の中継用マクロセル。 - 前記第１の電流経路は、
前記第１のスイッチ回路と、
ソースが前記第１の電源に接続され、ドレインが前記第１および第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続された逆導電型の第５のＭＯＳトランジスタと
から構成され、
前記第２の電流経路は、
前記第２のスイッチ回路と、
ソースが前記第１の電源に接続され、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１、第２および第５のＭＯＳトランジスタのドレインに接続された逆導電型の第６のＭＯＳトランジスタと
から構成されることを特徴とする請求項３記載の中継用マクロセル。 - 前記第１の電流経路に接続された第１の出力信号線と、
前記第１の電源と前記第２の電源との間に接続された第３の電流経路と第４の電流経路を有し、前記第３の電流経路の前記第２の電源側に接続され、前記第１の入力信号の反転信号と前記第２の入力信号により制御される第３のスイッチ回路と、前記第４の電流経路の前記第２の電源側に接続され、前記第１の入力信号と前記第２の入力信号の反転信号により制御される第４のスイッチ回路とから成る第２のレベルシフト回路と、
前記第４の電流経路に接続された第２の出力信号線と、
ソースが前記第２の電源に接続され、ゲートが前記第１の出力信号線に接続された一導電型の第７のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第７のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２の出力信号線に接続された逆導電型の第８のＭＯＳトランジスタと、
前記第７および第８のＭＯＳトランジスタのドレインに接続された第３の出力信号線と
をさらに具備することを特徴とする請求項１乃至４記載の中継用マクロセル。 - 前記第３のスイッチ回路は、
ソースが前記第２の電源に接続され、ゲートに前記第１の入力信号の反転信号が供給される一導電型の第９のＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力信号が供給される一導電型の第１０のＭＯＳトランジスタと
から構成されることを特徴とする請求項５記載の中継用マクロセル。 - 前記第４のスイッチ回路は、
ソースが前記第２の電源に接続され、ゲートに前記第２の入力信号の反転信号が供給される一導電型の第１１のＭＯＳトランジスタと、
ソースが前記第１１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号が供給される一導電型の第１２のＭＯＳトランジスタと
から構成されることを特徴とする請求項５または６記載の中継用マクロセル。 - 前記第３の電流経路は、
前記第３のスイッチ回路と、
ソースが前記第１の電源に接続され、ドレインが前記第９および第１０のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１２のＭＯＳトランジスタのドレインに接続された逆導電型の第１３のＭＯＳトランジスタと
から構成され、
前記第４の電流経路は、
前記第４のスイッチ回路と、
ソースが前記第１の電源に接続され、ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第９、第１０および第１３のＭＯＳトランジスタのドレインに接続された逆導電型の第１４のＭＯＳトランジスタと
から構成された請求項７記載の中継用マクロセル。 - 第１の電位である第１の電源と、
第２の電位である第２の電源と、
前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力される第１のレベルシフト回路と、
前記第１のレベルシフト回路の出力を保持する第１の保持回路と、
前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、
前記第１の保持回路と前記第２の電源との間に接続された第２のスイッチ素子と
を備え、
前記第１のスイッチ素子は、前記第１の電位または接地電位である第２の入力信号により制御され、
前記第２のスイッチ素子は、前記第２の入力信号の反転信号により制御され、
前記第１のスイッチ素子がオフ状態のときは、前記第２のスイッチ素子がオン状態となる
ことを特徴とする中継用マクロセル。 - 前記第１の電源に接続され、前記第３の電位または接地電位である第３の入力信号とこの反転信号が入力される第２のレベルシフト回路と、
前記第２のレベルシフト回路の出力を保持する第２の保持回路と、
前記第２のレベルシフト回路と前記第２の電源との間に接続された第３のスイッチ素子と、
前記第２の保持回路と前記第２の電源との間に接続された第４のスイッチ素子と
を備え、
前記第３のスイッチ素子は、前記第２の入力信号により制御され、
前記第４のスイッチ素子は、前記第２の入力信号の反転信号により制御され、
前記第３のスイッチ素子がオフ状態のときは、前記第４のスイッチ素子がオン状態となる
ことを特徴とする請求項９記載の中継用マクロセル。 - 前記第２の入力信号は、
クロック信号と前記第１の電位または接地電位である第４の入力信号を入力とするＮＡＮＤ回路の出力信号であることを特徴とする請求項９または１０記載の中継用マクロセル。 - 前記第３の入力信号は、
前記第１のレベルシフト回路または前記第１の保持回路の出力信号であることを特徴とする請求項１０または１１記載の中継用マクロセル。 - 前記第１および第２のレベルシフト回路の出力信号、または、前記第１および第２の保持回路の出力信号が供給されるクロックド・インバータと
を具備することを特徴とする請求項１０記載の中継用マクロセル。 - 前記第１のスイッチ素子は、
ソースが前記第２の電源に接続され、ドレインが前記第１のレベルシフト回路に接続され、ゲートに前記第２の入力信号が供給される一導電型の第１のＭＯＳトランジスタであり、
前記第２のスイッチ素子は、
ソースが前記第２の電源に接続され、ドレインが前記第１の保持回路に接続され、ゲートに前記第２の入力信号の反転信号が供給される一導電型の第２のＭＯＳトランジスタである
ことを特徴とする請求項９乃至１３記載の中継用マクロセル。 - 前記第１のレベルシフト回路は、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号が供給される一導電型の第３のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号の反転信号が供給される一導電型の第４のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続された逆導電型の第５のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３と第５のＭＯＳトランジスタのドレインに接続された逆導電型の第６のＭＯＳトランジスタと
から構成され、
前記第１の保持回路は、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第３と第５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４と第６のＭＯＳトランジスタのドレインに接続された一導電型の第７のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第４と第６のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３と第５のＭＯＳトランジスタのドレインに接続された一導電型の第８のＭＯＳトランジスタと
から構成されたことを特徴とする請求項１４記載の中継用マクロセル。 - 第１の電位である第１の電源と、
第２の電位である第２の電源と、
前記第１の電源に接続され、第３の電位または接地電位である第１の入力信号とこの反転信号が入力されるレベルシフト回路と、
前記レベルシフト回路と前記第２の電源との間に接続され、前記第１の電位または接地電位である第２の入力信号により制御されるスイッチ素子と、
前記レベルシフト回路の出力信号と前記第２の入力信号とこの反転信号が供給されるクロックド・インバータと
を具備することを特徴とする中継用マクロセル。 - 第１の電位である第１の電源と、
第２の電位である第２の電源と、
前記第１の電源に接続され、第３の電位からなる第１および第２の入力信号とこれら反転信号が入力される第１のレベルシフト回路と、
前記第１のレベルシフト回路に接続され、前記第１のレベルシフト回路の出力信号を保持する第１の保持回路と、
前記第１の電源に接続され、前記第１および第２の入力信号とこれら反転信号が入力される第２のレベルシフト回路と、
前記第１および第２のレベルシフト回路に接続され、前記第２のレベルシフト回路の出力信号を保持する第２の保持回路と、
前記第１のレベルシフト回路と前記第２の電源との間に接続された第１のスイッチ素子と、
前記第２のレベルシフト回路と前記第２の電源との間に接続された第２のスイッチ素子と、
前記第１の保持回路と前記第２の電源との間に接続された第３のスイッチ素子と、
前記第２の保持回路と前記第２の電源との間に接続された第４のスイッチ素子と、
ソースが前記第１の電源に接続され、ゲートに前記第１のレベルシフト回路または前記第１の保持回路の出力信号が供給される一導電型の第１のＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のレベルシフト回路または前記第２の保持回路の出力信号が供給される逆導電型の第２のＭＯＳトランジスタと
を備え、
前記第１および第２のスイッチ素子は、前記第１の電位または接地電位である第３の入力信号により制御され、
前記第３および第４のスイッチ素子は、前記第３の入力信号の反転信号により制御される
ことを特徴とする中継用マクロセル。 - 前記第１乃至第４のスイッチ素子は、
ソースが前記第２の電源に接続され、ゲートに前記第３の入力信号またはこの反転信号が供給される逆導電型のＭＯＳトランジスタであることを特徴とする請求項１７記載の中継用マクロセル。 - 前記第１のレベルシフト回路は、
ソースが前記第１のスイッチ素子に接続され、ゲートに前記第１の入力信号の反転信号が供給される逆導電型の第３のＭＯＳトランジスタと、
ソースが前記第１のスイッチ素子に接続され、ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力信号の反転信号が供給される逆導電型の第４のＭＯＳトランジスタと、
ソースが前記第１のスイッチ素子に接続され、ゲートに前記第２の入力信号が供給される逆導電型の第５のＭＯＳトランジスタと、
ソースが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号が供給される逆導電型の第６のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第３および第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第６のＭＯＳトランジスタのドレインに接続された一導電型の第７のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第６のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３、第４および第７のＭＯＳトランジスタのドレインに接続された一導電型の第８のＭＯＳトランジスタと
から構成され、
前記第１の保持回路は、
ソースが前記第３のスイッチ素子に接続され、ドレインが前記第３、第４および第７のＭＯＳトランジスタのドレインに接続され、ゲートが前記第６および第８のＭＯＳトランジスタのドレインに接続された逆導電型の第９のＭＯＳトランジスタと、
ソースが前記第３のスイッチ素子に接続され、ドレインが前記第６および第８のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３、第４および第７のＭＯＳトランジスタのドレインに接続された逆導電型の第１０のＭＯＳトランジスタと
から構成され、
前記第２のレベルシフト回路は、
ソースが前記第２のスイッチ素子に接続され、ゲートに前記第２の入力信号が供給される逆導電型の第１１のＭＯＳトランジスタと、
ソースが前記第１１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力信号の反転信号が供給される逆導電型の第１２のＭＯＳトランジスタと、
ソースが前記第２のスイッチ素子に接続され、ゲートに前記第１の入力信号が供給される逆導電型の第１３のＭＯＳトランジスタと、
ソースが前記第２のスイッチ素子に接続され、ドレインが前記第１３のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力信号の反転信号が供給される逆導電型の第１４のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１３および第１４のＭＯＳトランジスタのドレインに接続された一導電型の第１５のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第１３および第１４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１２および第１５のＭＯＳトランジスタのドレインに接続された一導電型の第１６のＭＯＳトランジスタと
から構成され、
前記第２の保持回路は、
ソースが前記第４のスイッチ素子に接続され、ゲートが前記第６および第８のＭＯＳトランジスタのドレインに接続された逆導電型の第１７のＭＯＳトランジスタと、
ソースが前記第１７のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１２および第１５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１３、第１４および第１６のＭＯＳトランジスタのドレインに接続された逆導電型の第１８のＭＯＳトランジスタと、
ソースが前記第４のスイッチ素子に接続され、ドレインが前記第１３、第１４および第１６のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１２および第１５のＭＯＳトランジスタのドレインに接続された逆導電型の第１９のＭＯＳトランジスタと、
ソースが前記第４のスイッチ素子に接続され、ドレインが前記第１９のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３、第４および第７のＭＯＳトランジスタのドレインに接続された逆導電型の第２０のＭＯＳトランジスタと
から構成されることを特徴とする請求項１７または１８記載の中継用マクロセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380098A JP3672184B2 (ja) | 2000-12-14 | 2000-12-14 | 中継用マクロセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380098A JP3672184B2 (ja) | 2000-12-14 | 2000-12-14 | 中継用マクロセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002185307A JP2002185307A (ja) | 2002-06-28 |
| JP3672184B2 true JP3672184B2 (ja) | 2005-07-13 |
Family
ID=18848351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380098A Expired - Lifetime JP3672184B2 (ja) | 2000-12-14 | 2000-12-14 | 中継用マクロセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3672184B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425860B2 (en) | 2002-10-31 | 2008-09-16 | Nec Corporation | Level converting circuit |
| JP4025203B2 (ja) * | 2003-01-08 | 2007-12-19 | 株式会社リコー | レベルシフト回路 |
| JP4738719B2 (ja) * | 2003-05-09 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 半導体回路装置の設計方法、設計された半導体回路装置、設計システム、及び記録媒体 |
| JP2006313893A (ja) * | 2005-04-08 | 2006-11-16 | Toshiba Corp | 半導体集積回路およびその遅延検査方法 |
| JP4631524B2 (ja) * | 2005-04-26 | 2011-02-16 | 富士電機システムズ株式会社 | ドライブ回路 |
| JP4089704B2 (ja) | 2005-06-13 | 2008-05-28 | セイコーエプソン株式会社 | 半導体集積回路 |
| KR101265218B1 (ko) * | 2006-08-28 | 2013-05-24 | 삼성전자주식회사 | 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치 |
| KR100842402B1 (ko) | 2007-02-27 | 2008-07-01 | 삼성전자주식회사 | 스태틱 전류를 차단하고 고속 레벨 쉬프팅을 수행하기 위한레벨 쉬프터 |
| JP2007306632A (ja) * | 2007-08-24 | 2007-11-22 | Ricoh Co Ltd | レベルシフト回路 |
| US11012057B2 (en) | 2018-04-03 | 2021-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Data retention circuit and method |
| DE102019106109A1 (de) | 2018-04-03 | 2019-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Datenspeicherschaltung und -verfahren |
| CN113746472B (zh) * | 2021-08-19 | 2024-06-11 | 上海卫星工程研究所 | 一种用于深空探测器矩阵式火工品驱动电路及其控制方法 |
-
2000
- 2000-12-14 JP JP2000380098A patent/JP3672184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002185307A (ja) | 2002-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7345519B2 (en) | Flip-flop circuit | |
| US8339172B2 (en) | Flip-flop with single clock phase and with reduced dynamic power | |
| US7859310B2 (en) | Semiconductor integrated circuit | |
| JP4450279B2 (ja) | 半導体集積回路装置 | |
| JP3672184B2 (ja) | 中継用マクロセル | |
| US6788122B2 (en) | Clock controlled power-down state | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| US7414449B2 (en) | Dynamic scannable latch and method of operation | |
| US7498860B2 (en) | Buffer circuit having multiplexed voltage level translation | |
| US20060226874A1 (en) | Interface circuit including voltage level shifter | |
| US6249146B1 (en) | MOS output buffer with overvoltage protection circuitry | |
| US7218145B2 (en) | Level conversion circuit | |
| US6377098B1 (en) | CMOS latch having a selectable feedback path | |
| US20030226077A1 (en) | Low power level-sensitive scan mechanism | |
| US20080231336A1 (en) | Scan flip-flop circuit with extra hold time margin | |
| JPH066205A (ja) | 低電力、雑音排除ｔｔｌ・ｃｍｏｓ入力バッファ | |
| US6515528B1 (en) | Flip-flop circuit | |
| US6861887B2 (en) | Clocked-scan flip-flop for multi-threshold voltage CMOS circuit | |
| US10340899B2 (en) | High performance low retention mode leakage flip-flop | |
| KR20100016301A (ko) | 메모리 어레이에서의 저전압 데이터 경로 | |
| KR100210734B1 (ko) | 논리 및 레벨 변환 회로 및 반도체 장치 | |
| US20100188142A1 (en) | Circuit for and method of reducing power consumption in input ports of an integrated circuit | |
| JPH05890B2 (ja) | ||
| US6215344B1 (en) | Data transmission circuit | |
| US8621296B2 (en) | Integrated circuit devices having selectively enabled scan paths with power saving circuitry |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050412 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050414 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3672184 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20050816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |