JPS6066861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6066861A JPS6066861A JP17536483A JP17536483A JPS6066861A JP S6066861 A JPS6066861 A JP S6066861A JP 17536483 A JP17536483 A JP 17536483A JP 17536483 A JP17536483 A JP 17536483A JP S6066861 A JPS6066861 A JP S6066861A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に微細なＭＯ
８型半導体装置の製造方法に係る。
８型半導体装置の製造方法に係る。
従来のＭＯ３型トランノスタでは微細化がｉｔむにつれ
、ドレイン領域近傍のチャネル領域で電界集中が起こり
、アバランンエ現象により発生したホットキャリア（％
にＮチャネルトランノスタの場合のホットエレクトロ／
）がダーｒ−ｒｑｉ。
、ドレイン領域近傍のチャネル領域で電界集中が起こり
、アバランンエ現象により発生したホットキャリア（％
にＮチャネルトランノスタの場合のホットエレクトロ／
）がダーｒ−ｒｑｉ。
圧によりダート絶縁膜中に注入されてドラッグされ易く
なるだめ、しきい値電圧のシフトなど、信頼性上重大な
問題を引き起こす。このような問題は微細化に対して大
きな障害となる。
なるだめ、しきい値電圧のシフトなど、信頼性上重大な
問題を引き起こす。このような問題は微細化に対して大
きな障害となる。
そこで、ホットエレイ′トロンの問題を解消−ノ′るた
めに、いわゆるＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｉ）ｒａｉｎ−８ｏｕｒｃｅ）構造が提案されている
（例えば、Ｓ。
めに、いわゆるＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｉ）ｒａｉｎ−８ｏｕｒｃｅ）構造が提案されている
（例えば、Ｓ。
Ｏｇｕｒａ ｅｔ ａｌ、、 Ｔｒａｎｓ、Ｅｌｅｃ、
ｌ）ｅ ｖ 、 ＋ Ｅｌ）−２７（１９８０）１３５
９）。
ｌ）ｅ ｖ 、 ＋ Ｅｌ）−２７（１９８０）１３５
９）。
こうしたＬＤＤｇ造のへ１０Ｓトランノスタの製造方法
の一例を第１図を８照して説明する。ｎず、例えばＰ型
シリコン基板ｌ上にダート酸化膜２を介してダート電極
３を形成し７だイＡ１グ〜ｌ”ｌｌｉ極３をマスクとし
てＮ型不純物を低ドーズ量でイオン注入する。次に、全
面に例えばＣＶＤ酸化膜を堆積した後、反応性イオンエ
ツチングによりダート電極３の側壁に残存ＣＶＤ酸化膜
４，４を形成し、ダート電極３及び残存ＣＶＤ酸化膜４
４をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。次いで、熱処理によシネＭＪ物を拡散させて、チ
ャネル領域近傍の低濃度のｎ−型不純物領域５ａ、６ａ
とこれらの領域に瞬接する高濃度のｎ型不純物領域５ｂ
、６ｂとからなるソース、ドレイン領域５，６を形成す
る。
の一例を第１図を８照して説明する。ｎず、例えばＰ型
シリコン基板ｌ上にダート酸化膜２を介してダート電極
３を形成し７だイＡ１グ〜ｌ”ｌｌｉ極３をマスクとし
てＮ型不純物を低ドーズ量でイオン注入する。次に、全
面に例えばＣＶＤ酸化膜を堆積した後、反応性イオンエ
ツチングによりダート電極３の側壁に残存ＣＶＤ酸化膜
４，４を形成し、ダート電極３及び残存ＣＶＤ酸化膜４
４をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。次いで、熱処理によシネＭＪ物を拡散させて、チ
ャネル領域近傍の低濃度のｎ−型不純物領域５ａ、６ａ
とこれらの領域に瞬接する高濃度のｎ型不純物領域５ｂ
、６ｂとからなるソース、ドレイン領域５，６を形成す
る。
この構造ではチャネル領域近傍のドレイン領域６が低濃
度のｎ−型不純物領域６ａで構成されているため、逆バ
イアスされたドレイン−１１合での′「（を界が緩和さ
れ、ホットエレクトロンが発生しにくい。
度のｎ−型不純物領域６ａで構成されているため、逆バ
イアスされたドレイン−１１合での′「（を界が緩和さ
れ、ホットエレクトロンが発生しにくい。
しかし、従来のＬＤＤ構造では、特にインバータ回路等
のように電流の流れる方向が一定しているトランジスタ
において、ドレイン領域６側と対称的に形成されたソー
ス領域５側の低濃度のｎ−型不純物領域５ａがノート抵
抗の上昇によって増幅率ｇを低下させるだけで何らメリ
ットをもたらさないという問題がある。
のように電流の流れる方向が一定しているトランジスタ
において、ドレイン領域６側と対称的に形成されたソー
ス領域５側の低濃度のｎ−型不純物領域５ａがノート抵
抗の上昇によって増幅率ｇを低下させるだけで何らメリ
ットをもたらさないという問題がある。
このため、ソース、ドレイン領域の低１２Ｉ４度不純物
領域の寸法を任意に制御し得る技術が要望されている。
領域の寸法を任意に制御し得る技術が要望されている。
一方、菓子の微細化に対しては現在の光露光による写真
蝕刻法で対応することも内側となっている。すなわち、
光露光によって線＠数千Ｘ以下のホトレジストパターン
を形成することは極めて田畑であり、写真蝕刻法により
例えば倣細なダート電極を形成しようとすると、露光の
過不足によりダート電極の寸法が増減し、例えば短チヤ
ネル効果によるしきい値゛１１１、圧の変動というよう
な問題が生じる。
蝕刻法で対応することも内側となっている。すなわち、
光露光によって線＠数千Ｘ以下のホトレジストパターン
を形成することは極めて田畑であり、写真蝕刻法により
例えば倣細なダート電極を形成しようとすると、露光の
過不足によりダート電極の寸法が増減し、例えば短チヤ
ネル効果によるしきい値゛１１１、圧の変動というよう
な問題が生じる。
そこで、微細なダート電極を形成する／こめに、例えば
第２図（ａ）及び（ｂ）に示すような方法が報告されて
いる。まず、例えばＰ型シリコン屑板１ノ上に例えばＣ
ＶＤ酸化膜１２を堆積した後、菓子領域の一部が露出す
るようにＣＶＤ 酸化１ｉＱ １２ ｋ選択的にエツチ
ング除去する。次に、露出した素子領域表面にゲート酸
化膜１３を形成する。
第２図（ａ）及び（ｂ）に示すような方法が報告されて
いる。まず、例えばＰ型シリコン屑板１ノ上に例えばＣ
ＶＤ酸化膜１２を堆積した後、菓子領域の一部が露出す
るようにＣＶＤ 酸化１ｉＱ １２ ｋ選択的にエツチ
ング除去する。次に、露出した素子領域表面にゲート酸
化膜１３を形成する。
つづいて、全面に例えば多結晶シリコン膜１４（図中破
線で図示）を堆積した後、異方性エツチングによシ多結
晶シリコン膜ノ４０ジャストエツチング以上の時間エツ
チングし、ｃｖｏＨ化膜ノ化膜側２に非対称形のダート
電極１５を形成する（第２図（、）図示）。次いで、前
記ＣＶＯ酸化膜１２を除去した後、ゲート電極１５をマ
スクとしてｎ型不純物をイオン注入し、熱処理を行って
ｎ型ンース、ドレイン領域１６．１７ｆ形成する（同図
（ｂ）図示）。
線で図示）を堆積した後、異方性エツチングによシ多結
晶シリコン膜ノ４０ジャストエツチング以上の時間エツ
チングし、ｃｖｏＨ化膜ノ化膜側２に非対称形のダート
電極１５を形成する（第２図（、）図示）。次いで、前
記ＣＶＯ酸化膜１２を除去した後、ゲート電極１５をマ
スクとしてｎ型不純物をイオン注入し、熱処理を行って
ｎ型ンース、ドレイン領域１６．１７ｆ形成する（同図
（ｂ）図示）。
上記方法では写真蝕刻技術はＣＶＤＭ化膜ノ化膜上２チ
ングの際に使用されるだけであり、ゲート電極１５の寸
法は多結晶シリコン膜１４の膜厚と異方性エツチングの
エツチング時間によって決定される。したがって、露光
の過不足はＣＶＤ 酸化膜１２の側壁の位置をわずかに
左右させるだけで、ダート電極１５の寸法には影響を与
えず、ｒ ）電極１５を微細化することができる。
ングの際に使用されるだけであり、ゲート電極１５の寸
法は多結晶シリコン膜１４の膜厚と異方性エツチングの
エツチング時間によって決定される。したがって、露光
の過不足はＣＶＤ 酸化膜１２の側壁の位置をわずかに
左右させるだけで、ダート電極１５の寸法には影響を与
えず、ｒ ）電極１５を微細化することができる。
しかし、上記方法ではドレイ／領域１７近賛のチャネル
領域における電界集中によるホットエレクトロンの発生
を防止することはできず、しきい値電圧の変動などの問
題を引き起こすととに変わシはない。
領域における電界集中によるホットエレクトロンの発生
を防止することはできず、しきい値電圧の変動などの問
題を引き起こすととに変わシはない。
本発明は上記事情に鑑みてなされたものであり、微細な
ダート電極を有し、しかもソース、ドレイ／領域の寸法
を適当に制御してドレイン領域近傍における電界集中と
ソース領域近傍における増幅率の低下を有効に防止でき
るＭＯ８型半導体装置を製造し得る方／Ｉ！、：全提供
しようとするものである。
ダート電極を有し、しかもソース、ドレイ／領域の寸法
を適当に制御してドレイン領域近傍における電界集中と
ソース領域近傍における増幅率の低下を有効に防止でき
るＭＯ８型半導体装置を製造し得る方／Ｉ！、：全提供
しようとするものである。
本願用１の発明の半導体装置の製コム方法は、半導体基
板の一４７電型の素子領域」−に被１１９Ｓを堆積した
後、素子管を域の一部が露出するように該被膜の一部を
選択的にエツチング除去する工程と、露出した素子領域
表面にケ゛−ト絶縁Ｉ＋’λ全ル成する工程と、全面に
ケ９−ト電極材料を堆積した後、異方性エツチングによ
り残存した被膜の側壁に非対称形のダート電極を形成す
る工程と、残存し／ζζ脱膜除去した後、ダート電極を
マスクとして利用し、素子領域と逆４電九２の不純物を
低ドーズ量でイオン注入する工程と、全面に絶縁膜を堆
積した後、異方性エツチングにより前記ケ゛−ト電極の
側壁に絶縁膜全残存させる工程と、ダート成極及びその
側壁に残存した絶縁膜をマスクとして利用し素子領域と
逆導電型の不純物を高ドーズ量でイオン注入する工程と
、熱処理により不純物を拡散させ、チャネル領域近傍の
低濃度不純物領域とこれらの領域に隣接する高濃度不純
物領域とからなるソース、ト°レイン領域を形成する工
程とを具備したことを％徴とするものである。
板の一４７電型の素子領域」−に被１１９Ｓを堆積した
後、素子管を域の一部が露出するように該被膜の一部を
選択的にエツチング除去する工程と、露出した素子領域
表面にケ゛−ト絶縁Ｉ＋’λ全ル成する工程と、全面に
ケ９−ト電極材料を堆積した後、異方性エツチングによ
り残存した被膜の側壁に非対称形のダート電極を形成す
る工程と、残存し／ζζ脱膜除去した後、ダート電極を
マスクとして利用し、素子領域と逆４電九２の不純物を
低ドーズ量でイオン注入する工程と、全面に絶縁膜を堆
積した後、異方性エツチングにより前記ケ゛−ト電極の
側壁に絶縁膜全残存させる工程と、ダート成極及びその
側壁に残存した絶縁膜をマスクとして利用し素子領域と
逆導電型の不純物を高ドーズ量でイオン注入する工程と
、熱処理により不純物を拡散させ、チャネル領域近傍の
低濃度不純物領域とこれらの領域に隣接する高濃度不純
物領域とからなるソース、ト°レイン領域を形成する工
程とを具備したことを％徴とするものである。
このような方法（〆こよれば、ケ゛−ト慮極を写真たｌ
ｊ刻法を用いずに形成することができるので、ｒ−）電
極を微細化することができる。また、ケ゛−ト電極の非
対称性を利用し、ケ゛−ト電儲材料あるいはその側壁に
残存させる絶紅膜の膜ノｌや工、チング時ｆｊＪＪを設
定することによりＬｌ）Ｄ ｒｉｇ造のソース、ドレイ
ン領域の低ｉｌｕ度不純物１與城を任意に制御すること
ができ２．。したがって、ホットエレクトロンの発生等
分有効に防止することができる等の効果を得ることがで
き、２答ｒ−の微細化を達成することができる。
ｊ刻法を用いずに形成することができるので、ｒ−）電
極を微細化することができる。また、ケ゛−ト電極の非
対称性を利用し、ケ゛−ト電儲材料あるいはその側壁に
残存させる絶紅膜の膜ノｌや工、チング時ｆｊＪＪを設
定することによりＬｌ）Ｄ ｒｉｇ造のソース、ドレイ
ン領域の低ｉｌｕ度不純物１與城を任意に制御すること
ができ２．。したがって、ホットエレクトロンの発生等
分有効に防止することができる等の効果を得ることがで
き、２答ｒ−の微細化を達成することができる。
また、本願用２の発明の半導体装１ｄの製散方法は１．
半導体基板の一導電型の素子領域表面にゲート絶縁膜を
形成した後、全面に第１のケ゛−ト電極材料を堆積し、
素子領域上の第１のケ゛−ト電極材料の一部と露出させ
るように被ｊ臭を残存させ、次に第２のケ゛−ト″市：
イ梶拐本［を堆村（しで異方性エツチングにより残存し
／こ被膜の側壁に第２のダート電極材料を残存烙せ、次
いで残ｆＪ。
半導体基板の一導電型の素子領域表面にゲート絶縁膜を
形成した後、全面に第１のケ゛−ト電極材料を堆積し、
素子領域上の第１のケ゛−ト電極材料の一部と露出させ
るように被ｊ臭を残存させ、次に第２のケ゛−ト″市：
イ梶拐本［を堆村（しで異方性エツチングにより残存し
／こ被膜の側壁に第２のダート電極材料を残存烙せ、次
いで残ｆＪ。
した被膜を除去した後、第１のゲート電極月科を異方性
エツチングによりエツチングして弁文・［称形のｒ−ト
電極を形成し、すＪに本願用１０）１″。
エツチングによりエツチングして弁文・［称形のｒ−ト
電極を形成し、すＪに本願用１０）１″。
明と同様にダート電極をマスクとする低ドース最のイオ
ン注入、ゲート亀使とそのｊｌｌｌ壁に残存させた絶縁
膜をマスクとする島１゛−ズ量のイオン注入及び熱処理
による不純物の拡散を行ないｒ＝ＤＤ４Ｈ造のソース、
ドレイン領域を形成するものである。
ン注入、ゲート亀使とそのｊｌｌｌ壁に残存させた絶縁
膜をマスクとする島１゛−ズ量のイオン注入及び熱処理
による不純物の拡散を行ないｒ＝ＤＤ４Ｈ造のソース、
ドレイン領域を形成するものである。
こうした方法によれば、本願第１の発明とほぼ同様な効
果を得ることができる。
果を得ることができる。
実力ｌｌ１例１
以下、本願第１の発明に係るＰ／ＩＱｓ ）ランノスタ
の製造方法を第３図（ａ） 〜（ｆ）、第４図（ａ）
、 （ｂ）、第５図（ａ） 、 （ｂ） 、第６図及び
第７図を参照して説明する。
の製造方法を第３図（ａ） 〜（ｆ）、第４図（ａ）
、 （ｂ）、第５図（ａ） 、 （ｂ） 、第６図及び
第７図を参照して説明する。
寸ず、Ｐ型シリコン基板２１表面に選択酸化法によりフ
ィールド酸ｒヒ膜２２を形成した後、全面にＣＶＤ Ｈ
化膜（被膜）２３を堆積し、素子領域の一部が霧出する
ようにＣＶＤ酸化膜２３の一部を反応付イオンエツチン
グ（ＲＩＥ ）にヨリ選択的にエツチング除去する。次
に、露出した集子領域表ｉ」ｉｉにケ゛−ト酸ｆヒ膜２
４を形成した後、全面に多結晶ソリコノ膜２５を堆積す
る（第３図（ａ）図示）。つづいて、反応性イオンエツ
チング（ＲＩＥ ）により、多結晶シリコンＩ模２５を
その膜厚のジャストエツチング以上の１時間エツチング
し、残存しているＣＶＩ） ｌ教化膜２３のｉｊ＋１壁
に非対称形のダート電極２６を形成する（同図（ｂ）図
示）。つづいて、残存しているＣＶＤ酸化膜２３及びダ
ート酸化膜２４の露出している部分をフッ酸またはフン
化アンモニウムを用いてエツチング除去した後、ダート
電極２６を・マスクと１〜て例えばＡｓ を低ドーズ量
でイオン注入する（同図（ｃ）図示）。
ィールド酸ｒヒ膜２２を形成した後、全面にＣＶＤ Ｈ
化膜（被膜）２３を堆積し、素子領域の一部が霧出する
ようにＣＶＤ酸化膜２３の一部を反応付イオンエツチン
グ（ＲＩＥ ）にヨリ選択的にエツチング除去する。次
に、露出した集子領域表ｉ」ｉｉにケ゛−ト酸ｆヒ膜２
４を形成した後、全面に多結晶ソリコノ膜２５を堆積す
る（第３図（ａ）図示）。つづいて、反応性イオンエツ
チング（ＲＩＥ ）により、多結晶シリコンＩ模２５を
その膜厚のジャストエツチング以上の１時間エツチング
し、残存しているＣＶＩ） ｌ教化膜２３のｉｊ＋１壁
に非対称形のダート電極２６を形成する（同図（ｂ）図
示）。つづいて、残存しているＣＶＤ酸化膜２３及びダ
ート酸化膜２４の露出している部分をフッ酸またはフン
化アンモニウムを用いてエツチング除去した後、ダート
電極２６を・マスクと１〜て例えばＡｓ を低ドーズ量
でイオン注入する（同図（ｃ）図示）。
次いで、全面にＣＶＤ＾り化ｊ換２ｚを堆積する（同図
（ｄ）図示）。つづいて、反応性イオンエツチングによ
りＣＶＤ を変化膜２７をそのＩｊ％厚のツヤストエツ
チング以上の時間エツチングし、タート電極２６の側壁
に残存ＣＶＤ酸化欣２７’、２７’を形成する。つづい
て、デートηｊ、極２６及び残存ＣＶＤ ｅ化膜２７’
、２７’をマスクとしてＡＳ ｋ １ｉ−７１１゜−ズ
量でイオン注入する（同図（ｅ）図示）。つづいて、熱
処理により不純物を拡散させ、チイネル領域近傍のｎ−
型不純物領域２８ａ、２９ａ とこれらの領域に隣接す
るｎ十製不純物領域２８ｂ２２９ｂとからなるソースド
レイン領域２８．２９を形成する。つづいて、全面にＰ
ＳＧ膜３０を堆積した後、コンタクトホール、？ １
、３１を開孔する。つづいて、全面にＡｔ膜を蒸着した
後、・ぞターニングしてＡｔ配線ｓ２，３２を形成し、
ｎチャネルＭＯ８）ランソスタを製造する（同図（ｆ）
図示）。
（ｄ）図示）。つづいて、反応性イオンエツチングによ
りＣＶＤ を変化膜２７をそのＩｊ％厚のツヤストエツ
チング以上の時間エツチングし、タート電極２６の側壁
に残存ＣＶＤ酸化欣２７’、２７’を形成する。つづい
て、デートηｊ、極２６及び残存ＣＶＤ ｅ化膜２７’
、２７’をマスクとしてＡＳ ｋ １ｉ−７１１゜−ズ
量でイオン注入する（同図（ｅ）図示）。つづいて、熱
処理により不純物を拡散させ、チイネル領域近傍のｎ−
型不純物領域２８ａ、２９ａ とこれらの領域に隣接す
るｎ十製不純物領域２８ｂ２２９ｂとからなるソースド
レイン領域２８．２９を形成する。つづいて、全面にＰ
ＳＧ膜３０を堆積した後、コンタクトホール、？ １
、３１を開孔する。つづいて、全面にＡｔ膜を蒸着した
後、・ぞターニングしてＡｔ配線ｓ２，３２を形成し、
ｎチャネルＭＯ８）ランソスタを製造する（同図（ｆ）
図示）。
しかして上記方法、によれば、ゲート電極２６を写真蝕
刻法を用いずに、反応性イオンエツチングにより形成し
ているので、その寸法を多結晶シリコン膜２５の膜厚以
下に微細化することができる。
刻法を用いずに、反応性イオンエツチングにより形成し
ているので、その寸法を多結晶シリコン膜２５の膜厚以
下に微細化することができる。
１だ、基板２ノ上に堆積される各種の膜の膜厚とそのエ
ツチング時間を設定することによシ、グーｌ−電極２６
の非対称性を利用してＬＤＤ構造のソース、ドレイン領
域２８．２９のｎ−型不純物領域２８ａ、２９ａの寸法
を任意、に制御することができる。このこと？史に詳細
に説明する。
ツチング時間を設定することによシ、グーｌ−電極２６
の非対称性を利用してＬＤＤ構造のソース、ドレイン領
域２８．２９のｎ−型不純物領域２８ａ、２９ａの寸法
を任意、に制御することができる。このこと？史に詳細
に説明する。
い寸、第３図（ａ）図示のＣＶＩ） ｒ＋≧、化膜２３
の膜厚をｄｏｓ多結晶シリコン脱２５の膜）ｌをｒｌ、
同し１（ｄ）図示のＣＶＤ 酸化膜２７の脱Ｊ！’ｌを
（ｒ２−「Ｉ）とし、同図（ｅ）の工程におけるＣＶＤ
Ｃ１２化１１Ｑ ２７の反応性イオンエツチングに関
してはツヤストエツチング、すなわち平坦部分がちょう
ど除去さね−る必吸最小限のエツチング時間でのエツチ
ングを行なうものとする。
の膜厚をｄｏｓ多結晶シリコン脱２５の膜）ｌをｒｌ、
同し１（ｄ）図示のＣＶＤ 酸化膜２７の脱Ｊ！’ｌを
（ｒ２−「Ｉ）とし、同図（ｅ）の工程におけるＣＶＤ
Ｃ１２化１１Ｑ ２７の反応性イオンエツチングに関
してはツヤストエツチング、すなわち平坦部分がちょう
ど除去さね−る必吸最小限のエツチング時間でのエツチ
ングを行なうものとする。
ここで、ＣＶＩ）酸化膜２３の膜厚か多結晶シリコン膜
２５の膜厚より厚い場合、すなわちｄｏ）ｒｌの場合、
多結晶シリコン脱２５を反応性−イオンエツチングによ
りエツチングしてダート電極２６全形成する際、ノ１１
．ストエツチングあるいに、少々のオーバーエツチング
であハ、げ、第４図（ａ）においてｄｌ〉０となる。こ
の際、少ｋ Ａ−パーエツチングしてもチャネル長はほ
とんど変化しない。なお、第４図（ａ）ではＣＶＤ酸化
膜２７の膜厚（ｒ２ ｒｌ ）＞ ａ、としている。そ
して、ＣＶＤ 酸化１１１２７のツヤストｊ−ッチング
全イゴなつと、エツチング後の形状は同図（ｂ）のよう
になる。
２５の膜厚より厚い場合、すなわちｄｏ）ｒｌの場合、
多結晶シリコン脱２５を反応性−イオンエツチングによ
りエツチングしてダート電極２６全形成する際、ノ１１
．ストエツチングあるいに、少々のオーバーエツチング
であハ、げ、第４図（ａ）においてｄｌ〉０となる。こ
の際、少ｋ Ａ−パーエツチングしてもチャネル長はほ
とんど変化しない。なお、第４図（ａ）ではＣＶＤ酸化
膜２７の膜厚（ｒ２ ｒｌ ）＞ ａ、としている。そ
して、ＣＶＤ 酸化１１１２７のツヤストｊ−ッチング
全イゴなつと、エツチング後の形状は同図（ｂ）のよう
になる。
この場合、ドレイ／側の残存ＣＶＤ酸化膜２７′の横方
向の寸法（低濃度のｎ−型不純物領域の寸法に対応する
）ＬＤはＬｏ”” ｒｚ ’ ｒｌｓソース側の残存Ｃ
ＶＤ酸化膜２７′の横方向の寸法ＬｓはＬｓ ＝ 、、
、ｚ−（ｒｚ ｒｌ ａ、 ）２ ｒｌとなる。
向の寸法（低濃度のｎ−型不純物領域の寸法に対応する
）ＬＤはＬｏ”” ｒｚ ’ ｒｌｓソース側の残存Ｃ
ＶＤ酸化膜２７′の横方向の寸法ＬｓはＬｓ ＝ 、、
、ｚ−（ｒｚ ｒｌ ａ、 ）２ ｒｌとなる。
一方、ｄｏ＜ｒｌ あるいけ多結晶シリコン膜２５をか
なりオーバーエツチングした場合、第５図（ａ）に示す
如（ｄ、（０となる。そして、ＣＶＤ酸化脱２７０ノヤ
ストエ、チングを行ナウト、エツチング後の形状は同図
（ｂ）のようになる。この場合、ｒｌ＞（ｌ ｄ＋ Ｈ
−ｒｚ−ｒｌ）であれば、ＬＤ ”” ｒｚ −ｒｌ
＋ となる。
なりオーバーエツチングした場合、第５図（ａ）に示す
如（ｄ、（０となる。そして、ＣＶＤ酸化脱２７０ノヤ
ストエ、チングを行ナウト、エツチング後の形状は同図
（ｂ）のようになる。この場合、ｒｌ＞（ｌ ｄ＋ Ｈ
−ｒｚ−ｒｌ）であれば、ＬＤ ”” ｒｚ −ｒｌ
＋ となる。
以上の結果にもとづいて、多結晶シリコン膜２５の膜厚
ｒ１−＝５０００Ｘ（チャネル長”ｓ ０．５ μｍ）
、ＣＶＩ）酸化膜２７の膜厚（ｒｚ ｒｌ）＝＝２００
０Ｘとし、ソース側の残存ＣＶＤ酸化ｙＡ２７′の横方
向の寸法１４．３をｄｌの関数として表わすと第６図中
の実線ノヨうＫｆｚる。す’ｌｂち、ＬＤ ＝ｒ２−ｒ
ｌ””２０００Ｘであるのに対してｄｌ〉０の場合はり
、をそれほど短くすることができないが、ｄｌくｏの場
合はＬｓを１００ＯＸ以下まで短くすることができる。
ｒ１−＝５０００Ｘ（チャネル長”ｓ ０．５ μｍ）
、ＣＶＩ）酸化膜２７の膜厚（ｒｚ ｒｌ）＝＝２００
０Ｘとし、ソース側の残存ＣＶＤ酸化ｙＡ２７′の横方
向の寸法１４．３をｄｌの関数として表わすと第６図中
の実線ノヨうＫｆｚる。す’ｌｂち、ＬＤ ＝ｒ２−ｒ
ｌ””２０００Ｘであるのに対してｄｌ〉０の場合はり
、をそれほど短くすることができないが、ｄｌくｏの場
合はＬｓを１００ＯＸ以下まで短くすることができる。
なお、ｄｌく０の場合は多結晶シリコン膜２５のエツチ
ング時間を長くすれば、ダート電極２６の寸法をよシ小
さくすることができるので微細化には有利であるが、エ
ツチング時間とともにチャネル長が変化するのでエツチ
ング時間は厳密に制御する必要がある。
ング時間を長くすれば、ダート電極２６の寸法をよシ小
さくすることができるので微細化には有利であるが、エ
ツチング時間とともにチャネル長が変化するのでエツチ
ング時間は厳密に制御する必要がある。
更に、ＣＶＤ酸化膜２７を５０％オーバーエツチングす
ればＬｓは第６図中破線で示すようになシ、才だ、１０
０係オーバーエツチングすればＬｓは第６図中一点鎖線
で示すようになり、Ｌｓを０とすることもできる。ただ
し、長時間のオー・ぐ−エツチングを行なう場合には基
板に対するＣＶＤ酸化膜のエツチングの選択的が大きく
なるようにエツチング条件を設定する必要がある。例え
ば、第７図に第５図（ｂ）から更に５０％オーバーエツ
チングした後の形状を示す。第７図ではソース側の残存
ｃｖＤ酸化膜２７′の横方向の寸法が非常に小さいので
、その下に形成されるソース領域２８内のれ一型不純物
領域２８ａの寸法を小さくすることができる。第７図図
示のようなＭＯＳ トランジスタではソース側の直列抵
抗の増加をほとんど無視することができるので、インバ
ータ回路等のように電流の流れる方向が一定しているト
ランジスタでは増幅率Ｑｍの低下を防止することができ
る。勿論、ドレイン領域２９側のｎ−型不純物領域２９
ａによる耐ホツトエレクトロン性は従来のＬＤｆ） 、
？７４’造と同、様に有している。
ればＬｓは第６図中破線で示すようになシ、才だ、１０
０係オーバーエツチングすればＬｓは第６図中一点鎖線
で示すようになり、Ｌｓを０とすることもできる。ただ
し、長時間のオー・ぐ−エツチングを行なう場合には基
板に対するＣＶＤ酸化膜のエツチングの選択的が大きく
なるようにエツチング条件を設定する必要がある。例え
ば、第７図に第５図（ｂ）から更に５０％オーバーエツ
チングした後の形状を示す。第７図ではソース側の残存
ｃｖＤ酸化膜２７′の横方向の寸法が非常に小さいので
、その下に形成されるソース領域２８内のれ一型不純物
領域２８ａの寸法を小さくすることができる。第７図図
示のようなＭＯＳ トランジスタではソース側の直列抵
抗の増加をほとんど無視することができるので、インバ
ータ回路等のように電流の流れる方向が一定しているト
ランジスタでは増幅率Ｑｍの低下を防止することができ
る。勿論、ドレイン領域２９側のｎ−型不純物領域２９
ａによる耐ホツトエレクトロン性は従来のＬＤｆ） 、
？７４’造と同、様に有している。
なお、上記実施例１では第３図（ａ）の工程でＣＶＤ１
’ｊｆｆｉ化＄２３のエツチングを行なった後、素子領
域表面にダート酸化膜２４全形成しだが、これに限らず
、素子領域表面にダート絶縁膜を形成した後、ケ゛−ト
絶縁膜に対して選択エツチング性の大きい被膜を堆積し
、その一部を選択的にエツチングしてもよい。こうした
方法によれば被膜の反応性イオンエツチング時に基板表
面にダート絶縁膜が存在し、基板が露出していないので
、基板のダメーゾを防止することができる。
’ｊｆｆｉ化＄２３のエツチングを行なった後、素子領
域表面にダート酸化膜２４全形成しだが、これに限らず
、素子領域表面にダート絶縁膜を形成した後、ケ゛−ト
絶縁膜に対して選択エツチング性の大きい被膜を堆積し
、その一部を選択的にエツチングしてもよい。こうした
方法によれば被膜の反応性イオンエツチング時に基板表
面にダート絶縁膜が存在し、基板が露出していないので
、基板のダメーゾを防止することができる。
また、上記実施例１ではケ゛−ト″ｌＴＬ極拐料として
多結晶シリコン膜２５のみを用いたが、これに限らず、
ゲート電極拐料として例えば多結晶シリコン膜とＭｏ
Ｓ ｉ２膜のような高融点金属シリサイドとを用い、第
８図に示すように多結晶シリコン膜・やクー７４１とＭ
ｏＳｉ２！を艷・ぞターフ４２とが積層されたいわゆる
ポリサイド構造のダート電極４３と形成してもより０こ
うした構造によれば、ダート電極４３の比抵抗を低下す
ることができる。
多結晶シリコン膜２５のみを用いたが、これに限らず、
ゲート電極拐料として例えば多結晶シリコン膜とＭｏ
Ｓ ｉ２膜のような高融点金属シリサイドとを用い、第
８図に示すように多結晶シリコン膜・やクー７４１とＭ
ｏＳｉ２！を艷・ぞターフ４２とが積層されたいわゆる
ポリサイド構造のダート電極４３と形成してもより０こ
うした構造によれば、ダート電極４３の比抵抗を低下す
ることができる。
実施例２
以下、本願第２の発明に係るＩＶｉＯ８＋−ランノスタ
の製造方法を嬉９図（ａ）〜（ｄ）をム照して説明する
。
の製造方法を嬉９図（ａ）〜（ｄ）をム照して説明する
。
まず、Ｐ型シリコン基板５１表ｉｉ’ｒｉにフィールド
酸化膜５２を形成した後、フィールド°敲イヒ１摸５２
によって囲まれた素子領域表面にゲート酸化膜５３を形
成し、更に全ｍ１に多結晶シリコン膜（第１のケ゛−ト
電極材料）５４を堆積する。次に、全面にＣＶＤ酸化膜
５５を堆積した後、素子領域上の前記多結晶シリコン膜
５４の一部が露出するように前記ＣＶＤ酸化脱５５の一
部を反応性イオンエツチング（４ｔｈｇ）により選択的
にエツチング除去する。
酸化膜５２を形成した後、フィールド°敲イヒ１摸５２
によって囲まれた素子領域表面にゲート酸化膜５３を形
成し、更に全ｍ１に多結晶シリコン膜（第１のケ゛−ト
電極材料）５４を堆積する。次に、全面にＣＶＤ酸化膜
５５を堆積した後、素子領域上の前記多結晶シリコン膜
５４の一部が露出するように前記ＣＶＤ酸化脱５５の一
部を反応性イオンエツチング（４ｔｈｇ）により選択的
にエツチング除去する。
つづいて、全面に例えばＭＯＳ ｉ ２ ＩＩＩ （第
２のダート電極イイ科）５６を堆積する（第９図（ａ）
図示）。
２のダート電極イイ科）５６を堆積する（第９図（ａ）
図示）。
つづいて、反応性イオンエツチングにより Ｍｏ Ｓ
ｊ□膜５６をその膜厚のジャストエツチング以上の時間
エツチングし、残存しているＣＶＤ（９）化膜５５の側
壁にＭｏ Ｓ ｉ ２膜・ぞター１５６′を形成する（
同図（ｂ）図示）。次いで、残存しているＣＶＤ酸化膜
５５を除去した後、前記多結晶シリコン膜５４を反応性
イオンエツチングによシエッチングし、多結晶シリコン
膜ノターン５４’ トＭＯ！ｌ） １２ ＢＨパターン
５６′とを積層Ｌ／こ月ｅリザイド構造のケ９−ト電（
ヴ５７を形成する。つづいて、ダート電極５７をマスク
としてダートｅ化１換５３の露出している部分をエツチ
ング除去する（同図（ｃ）図示）。以下、上記実施例１
と同様にまず、ゲート′電極５７をマスクとしてＡｓ＋
を低ドーズ量でイオン注入する。つづいて、全面にＣＶ
Ｄ （Ｈ化膜を堆Ｍ シだ後−反応性イオンエツチング
によりダート電極５７の側壁に残存ＣＶＤ酸化％ｓ８．
５８を形成する。つづいて、ケ゛−ト電極５７及び残存
ＣＶＤ酸化膜５８．５８をマスクとしてＡＳ を高ドー
ズ量でイオン注入した後、熱処理により不純物を拡散さ
せ、チャネル領域近傍のｎ−型不純物領域５９ａ、６０
ｔｈとこれらの領域に隣接する討型不純物領域５９ｂ、
６０ｂとからなるソース、ドレイン領域５９．６０を形
成する。更に、ＰＳＧ膜６１の堆積、コンタクトホール
６２ 、６２の開孔、Ａｔ配線６ 、？ 、 ６３の形
成を行ないｎチャネルＭＯ３＋・う／マスクを製造する
（同図（ｄ）図示）。
ｊ□膜５６をその膜厚のジャストエツチング以上の時間
エツチングし、残存しているＣＶＤ（９）化膜５５の側
壁にＭｏ Ｓ ｉ ２膜・ぞター１５６′を形成する（
同図（ｂ）図示）。次いで、残存しているＣＶＤ酸化膜
５５を除去した後、前記多結晶シリコン膜５４を反応性
イオンエツチングによシエッチングし、多結晶シリコン
膜ノターン５４’ トＭＯ！ｌ） １２ ＢＨパターン
５６′とを積層Ｌ／こ月ｅリザイド構造のケ９−ト電（
ヴ５７を形成する。つづいて、ダート電極５７をマスク
としてダートｅ化１換５３の露出している部分をエツチ
ング除去する（同図（ｃ）図示）。以下、上記実施例１
と同様にまず、ゲート′電極５７をマスクとしてＡｓ＋
を低ドーズ量でイオン注入する。つづいて、全面にＣＶ
Ｄ （Ｈ化膜を堆Ｍ シだ後−反応性イオンエツチング
によりダート電極５７の側壁に残存ＣＶＤ酸化％ｓ８．
５８を形成する。つづいて、ケ゛−ト電極５７及び残存
ＣＶＤ酸化膜５８．５８をマスクとしてＡＳ を高ドー
ズ量でイオン注入した後、熱処理により不純物を拡散さ
せ、チャネル領域近傍のｎ−型不純物領域５９ａ、６０
ｔｈとこれらの領域に隣接する討型不純物領域５９ｂ、
６０ｂとからなるソース、ドレイン領域５９．６０を形
成する。更に、ＰＳＧ膜６１の堆積、コンタクトホール
６２ 、６２の開孔、Ａｔ配線６ 、？ 、 ６３の形
成を行ないｎチャネルＭＯ３＋・う／マスクを製造する
（同図（ｄ）図示）。
しかして、上記方法によっても」二記実施例】と同様に
ダート電極５７を微細化でき、しかもＬＤＤ構造のソー
ス、ドレイン領域５９．６０のｎ−型不純物領域５９ｇ
、６０ａの寸法全制御することができ、耐ホ、トエレク
トロン性を維持しつつソース側の増幅率の低下を防止す
ることができる。
ダート電極５７を微細化でき、しかもＬＤＤ構造のソー
ス、ドレイン領域５９．６０のｎ−型不純物領域５９ｇ
、６０ａの寸法全制御することができ、耐ホ、トエレク
トロン性を維持しつつソース側の増幅率の低下を防止す
ることができる。
寸だ、第９図（ａ）の工程におけるＣＶＤ 酸化膜５５
の反応性エツチング時に基板５１は多結晶シ１ノコ／膜
５４及びダート酸化膜５３に覆われているため、基板５
１がダメージを受けることはない。
の反応性エツチング時に基板５１は多結晶シ１ノコ／膜
５４及びダート酸化膜５３に覆われているため、基板５
１がダメージを受けることはない。
更に、実施例１の方法でポリサイド構造のダート電極を
形成した場合（第８図図示）と比較して、ゲート電極５
７のうち比抵抗の大きい多結晶シリコン膜・母ターン５
４′の占める部分を少なくすることができるので、ダー
ト電極５７の低抵抗化に有利となる。一般的に第１０ケ
゛−ト電極材料が第２のケ゛−ト電極材料より比抵抗が
大きい場合に実施例２の方法が有利となる。
形成した場合（第８図図示）と比較して、ゲート電極５
７のうち比抵抗の大きい多結晶シリコン膜・母ターン５
４′の占める部分を少なくすることができるので、ダー
ト電極５７の低抵抗化に有利となる。一般的に第１０ケ
゛−ト電極材料が第２のケ゛−ト電極材料より比抵抗が
大きい場合に実施例２の方法が有利となる。
なお、上記実施例２では第１のケ゛−ト電極材利として
多結晶シリコン膜、第２のデート電極旧料としてＭｏＳ
ｉ 膜を用いたが、これに限らず他の拐料を用いてもよ
いし、第１及び第２のケゝ−ト電極材料が同−利料であ
ってもよい。
多結晶シリコン膜、第２のデート電極旧料としてＭｏＳ
ｉ 膜を用いたが、これに限らず他の拐料を用いてもよ
いし、第１及び第２のケゝ−ト電極材料が同−利料であ
ってもよい。
また、上記実施例１及び２ではｎチャネルＭＯ８トラン
ジスタについて説明したが、ＰチャネルＭＯ８トランジ
スタあるいｉｄＣＭＯ８にも同様に適用できることけ勿
論である。
ジスタについて説明したが、ＰチャネルＭＯ８トランジ
スタあるいｉｄＣＭＯ８にも同様に適用できることけ勿
論である。
以上詳述した如く、本発明の半導体装面の製造方法によ
れば、微細なゲート電イタを形成できるとともにＬＤＤ
構造のソース、ドレイン領域を制御性よく形成でき、素
子の１晟細化に極めて大きく寄力するものである。
れば、微細なゲート電イタを形成できるとともにＬＤＤ
構造のソース、ドレイン領域を制御性よく形成でき、素
子の１晟細化に極めて大きく寄力するものである。
第１図は従来のＬｌ）Ｄ Ｎｒｃ造のＭＯ８＋・ランマ
スクの断面図、第２図（ａ）及び（ｂ）は従来のＭＯ３
ｔ□ランジスタの製造方法を示す断面図、第３図（Ｉｌ
）〜（ｆ）は本発明の実施例１におけるＭＯ８＋−ラン
ソスクの製造方法を示す断面図、第４図（ａ） ｐ （
ｂ）及び第５図（ａ） 、 （ｂ）は本発明の実施例Ｊ
で〜製造されるＭＯ８）ランマスクの寸法を説１ｙ１す
るだ、Ｖンの１説明図、第６図は本発明の実施例１で製
造されるＭＯ３ｌ−ランマスクの寸法の計算例を示−４
〜ｉＷ図、第７図及び第８図は本発明の変形例を示す断
面図、第９図（ａ）〜（ｄ）は本発明の実施例２におけ
るＭＯＳ ）ランノスクの製造方法を示す断面図である
。 ２１．５１・・・Ｐ捜シリコン基板、２２．５２・・・
フィールド酸化膜、２３．５５・・・ＣＶＤ ｊ波化膜
（被膜）、２４，５３・・・ゲート酸化膜、２５゜５４
・・・多結晶シリコン膜、２６，４３．５７・・・ｒ−
）電極、２７・・・ＣｖＤ酸化ｊ摸、２７’ 、 ５
Ｂ −・残存ＣＶＤ酸化膜、２８．５９・・・ソース領
域、２９．６０・・・ドレイン領域、２８ａ、２９ａ。 ５９ａ、６０ａ＝・ｎ−型不純物領域、２８ｂ。 ２９ｂ、５９ｂ、６０ｂ−−−ｎ型不純物領域、３０．
６１・・・ＰＳＧ膜、３１，６２・・・コンタクトホー
ル、３２．６３・・・ＡＡ配線、４１．５４’・・・多
結晶／リコン膜・ぐターン、５６・・・Ｍｏ Ｓ ｉ
２膜、４２Ｈ５６’ ・・・ＭｏＳｉ２１Ｗ） ｚ’Ｐ
ターン。 出願人代理人 弁理士 鈴 工 武 診第 １１” 第２１昭 ＠３図 （ｄ） ２ 第３図 第４図 笥５図 第６１￥Ｉ ｃｈ（入） 第 ７１シ１ ６ ｒｏ Ｄ （’％Ｊｒ ）凸 の へ 。
スクの断面図、第２図（ａ）及び（ｂ）は従来のＭＯ３
ｔ□ランジスタの製造方法を示す断面図、第３図（Ｉｌ
）〜（ｆ）は本発明の実施例１におけるＭＯ８＋−ラン
ソスクの製造方法を示す断面図、第４図（ａ） ｐ （
ｂ）及び第５図（ａ） 、 （ｂ）は本発明の実施例Ｊ
で〜製造されるＭＯ８）ランマスクの寸法を説１ｙ１す
るだ、Ｖンの１説明図、第６図は本発明の実施例１で製
造されるＭＯ３ｌ−ランマスクの寸法の計算例を示−４
〜ｉＷ図、第７図及び第８図は本発明の変形例を示す断
面図、第９図（ａ）〜（ｄ）は本発明の実施例２におけ
るＭＯＳ ）ランノスクの製造方法を示す断面図である
。 ２１．５１・・・Ｐ捜シリコン基板、２２．５２・・・
フィールド酸化膜、２３．５５・・・ＣＶＤ ｊ波化膜
（被膜）、２４，５３・・・ゲート酸化膜、２５゜５４
・・・多結晶シリコン膜、２６，４３．５７・・・ｒ−
）電極、２７・・・ＣｖＤ酸化ｊ摸、２７’ 、 ５
Ｂ −・残存ＣＶＤ酸化膜、２８．５９・・・ソース領
域、２９．６０・・・ドレイン領域、２８ａ、２９ａ。 ５９ａ、６０ａ＝・ｎ−型不純物領域、２８ｂ。 ２９ｂ、５９ｂ、６０ｂ−−−ｎ型不純物領域、３０．
６１・・・ＰＳＧ膜、３１，６２・・・コンタクトホー
ル、３２．６３・・・ＡＡ配線、４１．５４’・・・多
結晶／リコン膜・ぐターン、５６・・・Ｍｏ Ｓ ｉ
２膜、４２Ｈ５６’ ・・・ＭｏＳｉ２１Ｗ） ｚ’Ｐ
ターン。 出願人代理人 弁理士 鈴 工 武 診第 １１” 第２１昭 ＠３図 （ｄ） ２ 第３図 第４図 笥５図 第６１￥Ｉ ｃｈ（入） 第 ７１シ１ ６ ｒｏ Ｄ （’％Ｊｒ ）凸 の へ 。
Claims (4)
- （１）半導体基板の一導電型の素子領域上に被膜を堆積
した後、素子領域の一部が露出するように該被膜の一部
を選択的にエツチング除去する工程と、露出した素子領
域表面にダート絶縁膜を形成する工程と、全面にダート
電極材料を堆積した後、異方性エツチングによシ残存し
た被膜の側壁に非対称形のケ゛−ト電極を形成する工程
と、残存した被膜を除去した後、ダート電極をマスクと
して利用し、前記素子領域と通導／、ＩＥ型の不純物を
低ドーズ量でイオン注入する工程と、全面に絶縁膜を堆
積した後、異方性工。 チングにより１）ロ記ゲート電極の側壁に絶縁膜を残存
させる工程と、ダート電極及びその側壁に残存した絶縁
膜をマスクとして利用し素子領域と通導′Ｋ Ｎの不純
物を高ドーズ量でイオン注入する工程と、熱処理によυ
不純物を拡散させ、チャネル領域近傍の低濃度不純物領
域ととり、らの領域に隣接する高襄度不純物領域とから
なるソース、ドレイン領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）ダート電極材料が多結晶シリコン、金ＩＪＫシリ
サイド、金属のうち少なくとも１釉であること？特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）半導体基板の一導電型の素子領域表面にり゛−ト
絶縁膜を形成した後、全面に第１のダート電極材料を堆
積する工程と、全面に被膜を堆積した後、素子領域上の
第１のダート・ｔ＋Ｕ極拐料の一部を露出させるようＫ
Ｍ Ｈ’Ａの一部を選択的にエツチング除去する工程
と、全面に第２のダート電４夕材料を堆積した後、異方
性エツチングにより残存した被膜の側壁に第２のデート
’Ｉ’＝ｉ： イ＝材料を残存させる工程と、残存した
被膜を除去した後、前記第１のダート電極材料を異方性
エツチングによりエツチングし、第Ｊ及び第２のダート
電極材料からなる非対称形のケ゛−） ’ｆ（ｊ ４（
１＝を形成する工程と、り９−ト電極をマスクとして利
用し素子領域と逆導電型の不純物を低ドーズ量でイオン
注入する工程と、全面に絶縁膜を堆積した後、異方性工
、チ／グにより前記ケ９−ト電極の側壁に絶縁膜を残存
させる工程と、ゲート電極及びその側壁に残存した絶縁
膜をマスクとして利用し素子領域と逆導電型の不純物を
高ドーズ量でイオン注入する工程と、熱処理により不純
物を拡散させ、チャネル領域近傍の低濃度不純物領域と
これらの領域に＠接する高濃度不純物領域とからなるソ
ース、ドレイン領域を形成する工程と４具（＋ｉｆｉ
したととを特徴とする半導体装置の製造方法。 - （４） 第１及び第２のケ゛−ト′市橙（３料が多結晶
シリコン、金屑シリザイド、金属のうち少なくとも１種
であることを特徴とする特Ｈ′Ｆ請求の範囲第３項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17536483A JPS6066861A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17536483A JPS6066861A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066861A true JPS6066861A (ja) | 1985-04-17 |
Family
ID=15994789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17536483A Pending JPS6066861A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066861A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675544A1 (fr) * | 1994-03-31 | 1995-10-04 | France Telecom | Procédé de fabrication d'un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant |
| WO1997012390A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Aktiengesellschaft | Verfahren zur herstellung einer gateelektrode |
| WO1998052215A1 (en) * | 1997-05-16 | 1998-11-19 | Advanced Micro Devices, Inc. | Spacer structure as transistor gate |
| US5866934A (en) * | 1997-06-20 | 1999-02-02 | Advanced Micro Devices, Inc. | Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure |
| US5950091A (en) * | 1996-12-06 | 1999-09-07 | Advanced Micro Devices, Inc. | Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material |
| US6066534A (en) * | 1996-07-31 | 2000-05-23 | Lg Semicon Co., Ltd. | Method of manufacturing a field effect transistor |
| US6638801B2 (en) | 2001-03-29 | 2003-10-28 | Nec Corporation | Semiconductor device and its manufacturing method |
| DE10260234A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, eines zugehörigen Feldeffekttransistors, eines zugehörigen Inverters sowie zugehörige Inverterstruktur |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
-
1983
- 1983-09-22 JP JP17536483A patent/JPS6066861A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675544A1 (fr) * | 1994-03-31 | 1995-10-04 | France Telecom | Procédé de fabrication d'un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant |
| FR2718287A1 (fr) * | 1994-03-31 | 1995-10-06 | Straboni Alain | Procédé de fabrication d'un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant. |
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| WO2004057660A3 (de) * | 2002-12-20 | 2005-03-31 | Infineon Technologies Ag | Verfahren zur herstellung einer sublithographischen gatestruktur für feldeffekttransistoren, eines zugehörigen feldeffekttransistors, eines zugehörigen inverters sowie zugehörige inverterstruktur |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
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