JPS6055658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6055658A JPS6055658A JP58163665A JP16366583A JPS6055658A JP S6055658 A JPS6055658 A JP S6055658A JP 58163665 A JP58163665 A JP 58163665A JP 16366583 A JP16366583 A JP 16366583A JP S6055658 A JPS6055658 A JP S6055658A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は牛導体装置の製造方法に関し、特にＭＯ８♀導
体装置の製造方法に係る。
体装置の製造方法に係る。
ＭＯ８−１導体装置では素子の微細化が進むにつれ、ド
レイン耐圧の低下やショートチャネル効果等の欠点が生
じてくる。
レイン耐圧の低下やショートチャネル効果等の欠点が生
じてくる。
そこで、ドレイン耐圧を向上させ、ショートチャネル効
果を防止するための技術として例えば深いチャネルイオ
ン注入技術が知られている。
果を防止するための技術として例えば深いチャネルイオ
ン注入技術が知られている。
これは、チャネル領域のシリコン基板にソース。
ドレイン領域と逆導電型（基板と同導電型）の不純物を
深くイオン注入することにより、ドレイン耐圧を向上し
、ショートチャネル効果を防止するものである。この技
術は、ＳＯ８で代表されるように絶縁基板上に形成され
る牛導体装置の製造にも適用され叉おり、ドレイン耐圧
向上及びショートチャネル効果防止に加えてパックチャ
ネルリーク（絶縁基板側のシリコン表面を流れる漏れ電
流）防止を目的として、チャネル領域下方のシリコンと
絶縁基板との界面近傍にソース、ドレイン領域と逆導電
型の不純物をイオン注入することが行なわれている。
深くイオン注入することにより、ドレイン耐圧を向上し
、ショートチャネル効果を防止するものである。この技
術は、ＳＯ８で代表されるように絶縁基板上に形成され
る牛導体装置の製造にも適用され叉おり、ドレイン耐圧
向上及びショートチャネル効果防止に加えてパックチャ
ネルリーク（絶縁基板側のシリコン表面を流れる漏れ電
流）防止を目的として、チャネル領域下方のシリコンと
絶縁基板との界面近傍にソース、ドレイン領域と逆導電
型の不純物をイオン注入することが行なわれている。
しかし、この深いチャネルイオン注入技術を用いると、
注入された不純物が深さ方向に分布をもつため、基板表
面（チャネル領域）の不純物濃度を制御することが困難
となる。特に、イオン注入のドーズ量が多くなると、表
面濃度に与える影響も大きくなシ、この結果トランジス
タのしきい値電圧制御が困難となる。また、この技術を
用いると基板濃度が高くなるため、基板効果（ソース・
基板間の電圧ｖｔｈの上昇に伴い、しきい値電圧■□が
大きく上昇する現象、基板濃度をＮＡとすると、ｖｔｈ
は〆広に比例する）によりしきい値電圧が変動しやすく
なり、デバイスに悪影響を与える。更に、ＳＯ８ではシ
リコン中の不純物濃度が高くなると、トランジスタのス
ピードの低下を招く結果となる。
注入された不純物が深さ方向に分布をもつため、基板表
面（チャネル領域）の不純物濃度を制御することが困難
となる。特に、イオン注入のドーズ量が多くなると、表
面濃度に与える影響も大きくなシ、この結果トランジス
タのしきい値電圧制御が困難となる。また、この技術を
用いると基板濃度が高くなるため、基板効果（ソース・
基板間の電圧ｖｔｈの上昇に伴い、しきい値電圧■□が
大きく上昇する現象、基板濃度をＮＡとすると、ｖｔｈ
は〆広に比例する）によりしきい値電圧が変動しやすく
なり、デバイスに悪影響を与える。更に、ＳＯ８ではシ
リコン中の不純物濃度が高くなると、トランジスタのス
ピードの低下を招く結果となる。
上述したような欠点を解消するために、最近の新しい技
術としてＰＣ６るいはＮ）ポケット形成技術が知られて
いる（例えば、Ｓ 、Ｏｇｕｒａ ｅｔ ａｌ。
術としてＰＣ６るいはＮ）ポケット形成技術が知られて
いる（例えば、Ｓ 、Ｏｇｕｒａ ｅｔ ａｌ。
ｔ′Ａ ｈａｌｆ ｍ１ｃｒｏｎ ＭＯＳＦＥＴ ｕｓ
ｉｎｇ ｄｏｕｂｌｅ １ｍｐｌａｎｔｅｄＬＤＤ、”
、 ＩＥＤＭ８２．７１８．（１９８２））。この技術
は、ダート電極近傍の低濃度不純物領域とこれらの領域
に隣接する高濃度不純物領域とからなる。いわゆるＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のソース、ドレイン領域に接してダート電極近傍の位
置にＰ型（おるいはＮ型）の不純物領域（ポケット領域
）を形成することによυ、ドレイン耐圧向上及びショー
トチャネル効果防止を図るものである。
ｉｎｇ ｄｏｕｂｌｅ １ｍｐｌａｎｔｅｄＬＤＤ、”
、 ＩＥＤＭ８２．７１８．（１９８２））。この技術
は、ダート電極近傍の低濃度不純物領域とこれらの領域
に隣接する高濃度不純物領域とからなる。いわゆるＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のソース、ドレイン領域に接してダート電極近傍の位
置にＰ型（おるいはＮ型）の不純物領域（ポケット領域
）を形成することによυ、ドレイン耐圧向上及びショー
トチャネル効果防止を図るものである。
このＰ（あるいはＮ）／ケラト形成技術の概略を第１図
を参照して説明する。まず、例えばＰ型シリコン基板１
の図示しないフィールド酸化膜で囲まれた素子領域上に
ｆ−）酸化膜２を介して多結晶シリコンからなるｆ−）
電極３を形成する。次に、ダート電極３をマスクとして
Ｐ型不純物をソース、ドレイン予定部の全面に深くイオ
ン注入する。つづいて、ＬＤＤ構造のソース、ドレイン
領域を形成するために、まずｒ−ト電極３をマスクとし
てＮＷ不純物を低ドーズ貴で浅くイオン注入する。つづ
いて、全面に例えばＣＶ［）酸化膜を堆積した後、例え
ば反応性イオンエツチングによりｒ−ト電極３の側面に
残存ＣＶＤ酸化膜４，４を形成する。つづいて、ｆ−ト
電極３及び残存ＣＶＤ酸化膜４，４をマス５− りとじてＮ型不純物を高ドーズ量でイオン注入する。次
いで、熱処理によシネ細物を拡散させ、ダート電極３近
傍の浅いＮ型不純物領域５ｈ。
を参照して説明する。まず、例えばＰ型シリコン基板１
の図示しないフィールド酸化膜で囲まれた素子領域上に
ｆ−）酸化膜２を介して多結晶シリコンからなるｆ−）
電極３を形成する。次に、ダート電極３をマスクとして
Ｐ型不純物をソース、ドレイン予定部の全面に深くイオ
ン注入する。つづいて、ＬＤＤ構造のソース、ドレイン
領域を形成するために、まずｒ−ト電極３をマスクとし
てＮＷ不純物を低ドーズ貴で浅くイオン注入する。つづ
いて、全面に例えばＣＶ［）酸化膜を堆積した後、例え
ば反応性イオンエツチングによりｒ−ト電極３の側面に
残存ＣＶＤ酸化膜４，４を形成する。つづいて、ｆ−ト
電極３及び残存ＣＶＤ酸化膜４，４をマス５− りとじてＮ型不純物を高ドーズ量でイオン注入する。次
いで、熱処理によシネ細物を拡散させ、ダート電極３近
傍の浅いＮ型不純物領域５ｈ。
６ａとこれらの領域に隣接する深い炉型不純物領域５ｂ
、６ｂとからなるソース、ドレイン領域５，６及びこ
れらソース、ドレイン領域５゜６に接し、ダート電極３
近傍の深い位置に位置するＰ型不純物領域（ポケット領
域）７，７を形成する。以下、通常の工程に従い、配線
等を形成する。なお、しきい値制御のためのチャネルイ
オン注入は浅いチャネルイオン注入でよい。
、６ｂとからなるソース、ドレイン領域５，６及びこ
れらソース、ドレイン領域５゜６に接し、ダート電極３
近傍の深い位置に位置するＰ型不純物領域（ポケット領
域）７，７を形成する。以下、通常の工程に従い、配線
等を形成する。なお、しきい値制御のためのチャネルイ
オン注入は浅いチャネルイオン注入でよい。
しかしながら、上述したＰ（あるいはＮ）ポケット形成
技術では、ダート電極３をマスクとしてソース、ドレイ
ン形成予定部の全面にＰ型不純物をイオン注入している
ので、Ｎ型のソース、ドレイン領域５．６内にＰ型不純
物が混在することになυ、ソース、ドレイン領域５，６
の抵抗がおまυ下がらないという欠点がある。
技術では、ダート電極３をマスクとしてソース、ドレイ
ン形成予定部の全面にＰ型不純物をイオン注入している
ので、Ｎ型のソース、ドレイン領域５．６内にＰ型不純
物が混在することになυ、ソース、ドレイン領域５，６
の抵抗がおまυ下がらないという欠点がある。
このことはＰチャネルトランジスタにＮ型のポケット領
域を形成する場合でも同様である。ま６− た、ソース、ドレイン領域５，６の抵抗を下けようとす
ると、Ｐ型不純物のイオン注入のドーズ量を低くする必
要があるが、こうした場合ソース、ドレイン領域５，６
をＬＤＤ構造にしないと、Ｎ型不純物によってＰ型不純
物領域（ポケット領域）７，７が打ち消されてしまい、
所期の目的を達成することができない。したがって、Ｌ
ＤＤ構造のソース、ドレイン領域５，６を形成するため
に、場合によっては写真蝕刻工程（ＰＥＰ ）の回数が
増加する等工程が複雑となる。
域を形成する場合でも同様である。ま６− た、ソース、ドレイン領域５，６の抵抗を下けようとす
ると、Ｐ型不純物のイオン注入のドーズ量を低くする必
要があるが、こうした場合ソース、ドレイン領域５，６
をＬＤＤ構造にしないと、Ｎ型不純物によってＰ型不純
物領域（ポケット領域）７，７が打ち消されてしまい、
所期の目的を達成することができない。したがって、Ｌ
ＤＤ構造のソース、ドレイン領域５，６を形成するため
に、場合によっては写真蝕刻工程（ＰＥＰ ）の回数が
増加する等工程が複雑となる。
更に、上記方法をＳＯＳデバイスに適用すると、ソース
、ドレイン領域が逆導電型の不純物によって打ち消され
、シリコン−絶縁基板界面まで伸びにくくなり、ＰＮ接
合が形成され易くなる。
、ドレイン領域が逆導電型の不純物によって打ち消され
、シリコン−絶縁基板界面まで伸びにくくなり、ＰＮ接
合が形成され易くなる。
このため、浮遊容量の増加を招き、スピードの低下を引
き起こすことになるし、インバータ回路ではリーク電流
を増加させる結果となる。
き起こすことになるし、インバータ回路ではリーク電流
を増加させる結果となる。
本発明は上記事情に鑑みてなされたものであシ、簡便な
工程でポケット領域を形成することができ、有効にドレ
イン耐圧を向上し、ショートチャネル効果を防止するこ
とができ、しかもスピードの低下等を招くことの々い半
導体装置の製造方法を提供しようとするものである。
工程でポケット領域を形成することができ、有効にドレ
イン耐圧を向上し、ショートチャネル効果を防止するこ
とができ、しかもスピードの低下等を招くことの々い半
導体装置の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法は、第１導電型の牛導体
層の素子領域表面にダート絶縁膜を介してｆ−）電極を
形成し、全面に絶縁膜（例えばプラズマＳｉＯ□膜）を
堆積した後、そのｙ −上電極側壁の部分を選択的にエ
ツチング除去し、次いで残存した絶縁膜をマスクとして
第１導電型の不純物をイオン注入し、更に残存した絶縁
膜を除去した後、ｒ−上電極をマスクとして第２導電型
の不純物をイオン注入し、熱処理により第２導電型のソ
ース、ドレイン領域と第１導電型の不純物領域（ポケッ
ト領域）を形成することを骨子とするものである。
層の素子領域表面にダート絶縁膜を介してｆ−）電極を
形成し、全面に絶縁膜（例えばプラズマＳｉＯ□膜）を
堆積した後、そのｙ −上電極側壁の部分を選択的にエ
ツチング除去し、次いで残存した絶縁膜をマスクとして
第１導電型の不純物をイオン注入し、更に残存した絶縁
膜を除去した後、ｒ−上電極をマスクとして第２導電型
の不純物をイオン注入し、熱処理により第２導電型のソ
ース、ドレイン領域と第１導電型の不純物領域（ポケッ
ト領域）を形成することを骨子とするものである。
こうした方法によれば、ポケット領域を形成すべき第１
導電型の不純物は？−）電極近傍にのみイオン注入され
るので、ソース、ドレイン領域の高抵抗化を招くことが
なく、また、高ドーズ量のイオン注入を行うことができ
るので、ソース、ドレイン領域をＬＤＤ構造にする必要
はナイ。したがって、簡便な工程でポケット領域を形成
することができ、有効にドレイン耐圧を向上し、ショー
トチャネル効果を防止することができ、しかもスピード
の低下等を招くことがない。なお、ソース、ドレイン領
域をＬＤＤ構造にすれば、ホットキャリアの発生による
しきい値電圧の変動等も防止することができる。
導電型の不純物は？−）電極近傍にのみイオン注入され
るので、ソース、ドレイン領域の高抵抗化を招くことが
なく、また、高ドーズ量のイオン注入を行うことができ
るので、ソース、ドレイン領域をＬＤＤ構造にする必要
はナイ。したがって、簡便な工程でポケット領域を形成
することができ、有効にドレイン耐圧を向上し、ショー
トチャネル効果を防止することができ、しかもスピード
の低下等を招くことがない。なお、ソース、ドレイン領
域をＬＤＤ構造にすれば、ホットキャリアの発生による
しきい値電圧の変動等も防止することができる。
〔発明の実施例〕
以下、本発明を０ＭＯ８の製造に適用した実施例を第２
図（、）〜（ｉ）を参照して説明する。
図（、）〜（ｉ）を参照して説明する。
まず、表面の結晶方位（１００）のＮ型シリコン基板１
１の一部に選択的にＰ型ウェル領域１２を形成した後、
選択酸化法に従い厚さｓｏｏ。
１の一部に選択的にＰ型ウェル領域１２を形成した後、
選択酸化法に従い厚さｓｏｏ。
λのフィールド酸化膜１ｓを形成する。次に、フィール
ド酸化膜１３で囲まれた素子領域表面に厚さ５００ｘの
グト酸化膜Ｉ４を形成し、浅いチャネルイオン注入を行
った後、全面に厚９− さ５０００Ｘの多結晶シリコン膜を堆積し、９５０℃で
１５分間ｐｏｃｔ、拡散を行う。つづいて、全面に厚さ
７ｏｏｏｉのＣＶＤ酸化膜を堆積した後、このＣＶＤ酸
化膜及び前記多結晶シリコン膜を順次パターニングして
、ダート電極１５． 、ＩＢ。
ド酸化膜１３で囲まれた素子領域表面に厚さ５００ｘの
グト酸化膜Ｉ４を形成し、浅いチャネルイオン注入を行
った後、全面に厚９− さ５０００Ｘの多結晶シリコン膜を堆積し、９５０℃で
１５分間ｐｏｃｔ、拡散を行う。つづいて、全面に厚さ
７ｏｏｏｉのＣＶＤ酸化膜を堆積した後、このＣＶＤ酸
化膜及び前記多結晶シリコン膜を順次パターニングして
、ダート電極１５． 、ＩＢ。
とその上のＣＶＤ酸化膜パターン１６１．１６＠を形成
する。このＣＶＤ酸化膜、ｆターン１６１ 。
する。このＣＶＤ酸化膜、ｆターン１６１ 。
１６２はダート電極部分の段差を著しくさせる作用を有
する（第２図（、）図示）。つづいて、全面に厚さ１．
２μｍのプラズマＳｉＯ□膜１１を堆積する（同図（ｂ
）図示）。つづいて、このプラズマＳ ｔｏ２膜１７を
５チビ緩衝溶液で１３０秒間エツチングする。この際、
ダート電極段差部の側壁ではプラズマ５ＩＯ２膜１７の
膜厚が他の部分よシやや薄く、かつエツチングレートが
速いため、ダート電極の側壁の部分が選択的にエツチン
グされる（同図（ｃ）図示）。
する（第２図（、）図示）。つづいて、全面に厚さ１．
２μｍのプラズマＳｉＯ□膜１１を堆積する（同図（ｂ
）図示）。つづいて、このプラズマＳ ｔｏ２膜１７を
５チビ緩衝溶液で１３０秒間エツチングする。この際、
ダート電極段差部の側壁ではプラズマ５ＩＯ２膜１７の
膜厚が他の部分よシやや薄く、かつエツチングレートが
速いため、ダート電極の側壁の部分が選択的にエツチン
グされる（同図（ｃ）図示）。
次いで、Ｐ型ウェル領域１２以外の基板１１上にホトレ
ジストハターン１８を形成した後、このホトレタストノ
９ターン１８及びウェル領域ＩＯ− １２上の残存したプラズマ５１０２膜１７をマスクとし
てＢを加速エネルギー１００ ｋｓＶ、ドーズ量５ Ｘ
１０ ７ｃｍ” の条件でイオン注入する（同図（ｄ
）図示）。つづいて、前記ホトレジス） Ａ？ターン１
８をマスクとしてウェル領域１２上のプラズマ５１０２
膜１７、ＣＶＤ酸化膜ａ４ ｐ ：／ １６２及びダー
ト酸化膜１４を５％ＨＦ緩衝溶液で６分間エツチング除
去する。つづいて、ホトレジストパターン１８及びウェ
ル領域１２上のｆ−）電極１５雪をマスクとして、ウェ
ル領域１２にＡｓ＋を加速エネルギー４０ ｋ＠Ｖ、ド
ーズ量Ｉ Ｘ １０７ｃｍ”の条件でイオン注入する（
同図（・）図示）。
ジストハターン１８を形成した後、このホトレタストノ
９ターン１８及びウェル領域ＩＯ− １２上の残存したプラズマ５１０２膜１７をマスクとし
てＢを加速エネルギー１００ ｋｓＶ、ドーズ量５ Ｘ
１０ ７ｃｍ” の条件でイオン注入する（同図（ｄ
）図示）。つづいて、前記ホトレジス） Ａ？ターン１
８をマスクとしてウェル領域１２上のプラズマ５１０２
膜１７、ＣＶＤ酸化膜ａ４ ｐ ：／ １６２及びダー
ト酸化膜１４を５％ＨＦ緩衝溶液で６分間エツチング除
去する。つづいて、ホトレジストパターン１８及びウェ
ル領域１２上のｆ−）電極１５雪をマスクとして、ウェ
ル領域１２にＡｓ＋を加速エネルギー４０ ｋ＠Ｖ、ド
ーズ量Ｉ Ｘ １０７ｃｍ”の条件でイオン注入する（
同図（・）図示）。
次いで、前記ホトレジストパターン１８を除去した後、
ウェル領域１２上にホトレジストパターン１９を形成す
る。つづいて、このホトレジストパターン１９及びウェ
ル領域１２、以外の基板１１上の残存したプラズマＳ
ｉＯ２膜１７をマスクとして基板１１にＰ＋を加速エネ
ルギー３５０ｋｓＶ 、ドーズ量５ Ｘ １０１５／備
２の条件でイオン注入する（同図（ｆ）図示）。つづい
て、前記ホトレジストパターンＩ９をマスクとして基板
１１上の残存したプラズマ５１０２膜１７、ＣｖＤ酸化
膜パターン２６１及びダート酸化膜１４を５チ匪緩衝溶
液で６分間エツチング除去する。つづいて、ホトレジス
トパターン１９及び基板１１上のダート電極１５！をマ
スクとして基板１１にＢ＋を加速エネルギー２０ ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０ ／ａｎ”の条件でイオン注
入する（同図伝）図示）。
ウェル領域１２上にホトレジストパターン１９を形成す
る。つづいて、このホトレジストパターン１９及びウェ
ル領域１２、以外の基板１１上の残存したプラズマＳ
ｉＯ２膜１７をマスクとして基板１１にＰ＋を加速エネ
ルギー３５０ｋｓＶ 、ドーズ量５ Ｘ １０１５／備
２の条件でイオン注入する（同図（ｆ）図示）。つづい
て、前記ホトレジストパターンＩ９をマスクとして基板
１１上の残存したプラズマ５１０２膜１７、ＣｖＤ酸化
膜パターン２６１及びダート酸化膜１４を５チ匪緩衝溶
液で６分間エツチング除去する。つづいて、ホトレジス
トパターン１９及び基板１１上のダート電極１５！をマ
スクとして基板１１にＢ＋を加速エネルギー２０ ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０ ／ａｎ”の条件でイオン注
入する（同図伝）図示）。
次いで、前記ホトレジストパターンＩ９を除去した後、
９５０℃で３０分間熱処理して不純物を拡散させ、ウェ
ル領域１２以外の基板１１にＰ＋型ソース、ドレイン領
域２０．２１とこれらソース、ドレイン領域２０．２１
に接し、ダート電極１５１近傍の深い位置に位置するＮ
型不純物領域（ポケット領域）ｚ；ｔ、ｚｚを、ウェル
領域１２に１型ソース、ドレイン領域２３゜２４とこれ
らソース、ドレイン領域ｚｓ、ｚ４に接し、ダート電極
１５２近傍の深い位置に位置するＰ型不純物領域（ポケ
ット領域）２５゜２５をそれぞれ形成する（同図（ｈ）
図示）。つづいて、全面にＣＶＤ酸化膜２６を堆積した
後、コンタクトホール２７．・・・を開孔する。つづい
て全面にＡｔ膜を蒸着した後、パターニングしてＡｔ配
線２８．・・・を形成し、０ＭＯ８を製造する（同図（
１）図示）。
９５０℃で３０分間熱処理して不純物を拡散させ、ウェ
ル領域１２以外の基板１１にＰ＋型ソース、ドレイン領
域２０．２１とこれらソース、ドレイン領域２０．２１
に接し、ダート電極１５１近傍の深い位置に位置するＮ
型不純物領域（ポケット領域）ｚ；ｔ、ｚｚを、ウェル
領域１２に１型ソース、ドレイン領域２３゜２４とこれ
らソース、ドレイン領域ｚｓ、ｚ４に接し、ダート電極
１５２近傍の深い位置に位置するＰ型不純物領域（ポケ
ット領域）２５゜２５をそれぞれ形成する（同図（ｈ）
図示）。つづいて、全面にＣＶＤ酸化膜２６を堆積した
後、コンタクトホール２７．・・・を開孔する。つづい
て全面にＡｔ膜を蒸着した後、パターニングしてＡｔ配
線２８．・・・を形成し、０ＭＯ８を製造する（同図（
１）図示）。
このような方法によれば、第２図（Ｃ）図示の工程でプ
ラズマ５ＩＯ２膜１７のｙ−ト電極の側壁の部分を選択
的にエツチング除去し、同図（ｄ）図示の工程でＰ型ポ
ケット領域形成のために残存したプラズマ５ＩＯ２膜１
７をマスクとしてウェル領域１２にがロンを、また同図
（ｆ）図示の工程でＮ型ポケット領域形成のために残存
したプラズマ５ｉｎ２膜１７をマスクとして基板１１に
リンをそれぞれイオン注入している。すなわち、ポケッ
ト領域を形成するための不純物はダート電極の近傍にの
みイオン注入される。したがって、従来のＰ（ｈるいは
Ｎ）、ｊ？チケット成技術のようにソース、ドレイン予
定部の全面にイオン注入１３− する方法と異なシ、ソース、ドレイン領域の抵抗を上げ
ることがないので、スピードが低下することがない。
ラズマ５ＩＯ２膜１７のｙ−ト電極の側壁の部分を選択
的にエツチング除去し、同図（ｄ）図示の工程でＰ型ポ
ケット領域形成のために残存したプラズマ５ＩＯ２膜１
７をマスクとしてウェル領域１２にがロンを、また同図
（ｆ）図示の工程でＮ型ポケット領域形成のために残存
したプラズマ５ｉｎ２膜１７をマスクとして基板１１に
リンをそれぞれイオン注入している。すなわち、ポケッ
ト領域を形成するための不純物はダート電極の近傍にの
みイオン注入される。したがって、従来のＰ（ｈるいは
Ｎ）、ｊ？チケット成技術のようにソース、ドレイン予
定部の全面にイオン注入１３− する方法と異なシ、ソース、ドレイン領域の抵抗を上げ
ることがないので、スピードが低下することがない。
また、ソース、ドレイン領域の抵抗を上げるおそれがな
いので、Ｐ型及びＮ型のポケット領域２２，２２，２５
．２５を形成するだめの不純物イオン注入のドーズ量を
高くしてもソース。
いので、Ｐ型及びＮ型のポケット領域２２，２２，２５
．２５を形成するだめの不純物イオン注入のドーズ量を
高くしてもソース。
ドレイン領域に影響を与えることがない。このため、ソ
ース、ドレイン領域をＬＤＤ構造にしなくてもポケット
領域が打ち消されることがない。
ース、ドレイン領域をＬＤＤ構造にしなくてもポケット
領域が打ち消されることがない。
したがって、上記実施例のように本発明方法を０ＭＯ８
の製造に適用した場合でも、写真蝕刻工程（ＰＥＰ）の
回数が増加することはなく、またダメージの原因となる
反応性イオンエツチング（ＲＩＥ ）を用いる必要もな
い。
の製造に適用した場合でも、写真蝕刻工程（ＰＥＰ）の
回数が増加することはなく、またダメージの原因となる
反応性イオンエツチング（ＲＩＥ ）を用いる必要もな
い。
更に、本発明方法ではチャネルイオン注入はしきい値制
御のだめの浅いイオン注入のみで足りる。したがって、
しきい値制御がしやすくなシ、また基板濃度は低いまま
であるので、基板効果もほとんどない。
御のだめの浅いイオン注入のみで足りる。したがって、
しきい値制御がしやすくなシ、また基板濃度は低いまま
であるので、基板効果もほとんどない。
１４−
簡便な工程でドレイン耐圧を向上し、ショートチャネル
効果を防止することができ、しかもスピードを低下させ
ることがなく、安定した特性を有する微細な素子を製造
することができる。
効果を防止することができ、しかもスピードを低下させ
ることがなく、安定した特性を有する微細な素子を製造
することができる。
なお、本発明方法をＳＯＳデバイスに適用すれば、ポケ
ット領域を形成する不純物がソース。
ット領域を形成する不純物がソース。
ドレイン領域を形成する不純物の下方向への拡がυを阻
止することがないので、ソース、ドレイン領域は容易に
シリコン−サファイア基板まで達する。したがワて、Ｐ
Ｎ接合による浮遊容量の増加を防止することができ、イ
ンバータ回路ではリーク電流の増加を防止することがで
きる。
止することがないので、ソース、ドレイン領域は容易に
シリコン−サファイア基板まで達する。したがワて、Ｐ
Ｎ接合による浮遊容量の増加を防止することができ、イ
ンバータ回路ではリーク電流の増加を防止することがで
きる。
また、上記実施例と異なりソース、ドレイン領域をＬＤ
Ｄ構造としてもよい。この場合の製造工程を第３図（、
）〜（ｆ）を参照して説明する。
Ｄ構造としてもよい。この場合の製造工程を第３図（、
）〜（ｆ）を参照して説明する。
まず、第２図（ｄ）までの工程を経た後、ホトレジスト
パターン１８を除去し、ウェル領域１２上にホトレジス
ト７４ターン２９を形成する。次に、このホトレジスト
７４ターン２９及びウェル領域１２以外の基板ｌｌ上の
残存したプラズマ５ＩＯ２膜１７をマスクとして基板Ｉ
Ｚに例えばＰ＋をイオン注入する（第３図（、）図示）
。つづいて、ホトレジストパターン２９を除去した後、
残存したプラズマＳ１０□膜１７、ＣＶＤ酸化酸化膜ノ
ーターン１６１１６２及びダート酸化膜１４の一部をエ
ツチング除去する。つづいて、全面にＣＶＤ酸化膜を堆
積した後、反応性イオンエツチング（ＲＩＥ）によＩ）
≠藁＋ゲート電極１５１．１５露」 の側壁に残存 ＣＶＤ酸化膜３０．・・・を形成するＯつづいて、ウェ
ル領域１２以外の基板１１上にホトレタストノ４？ター
ン３１を形成した後、このホトレジスト７４ターン３１
、デート電極１５８、及びその側壁の残存ＣＶＤ酸化膜
３０．３０をマスクとしてウェル領域１２にＡｓ＋を加
速エネ７１／ Ａ’ −４０ｋ＠Ｖ。
パターン１８を除去し、ウェル領域１２上にホトレジス
ト７４ターン２９を形成する。次に、このホトレジスト
７４ターン２９及びウェル領域１２以外の基板ｌｌ上の
残存したプラズマ５ＩＯ２膜１７をマスクとして基板Ｉ
Ｚに例えばＰ＋をイオン注入する（第３図（、）図示）
。つづいて、ホトレジストパターン２９を除去した後、
残存したプラズマＳ１０□膜１７、ＣＶＤ酸化酸化膜ノ
ーターン１６１１６２及びダート酸化膜１４の一部をエ
ツチング除去する。つづいて、全面にＣＶＤ酸化膜を堆
積した後、反応性イオンエツチング（ＲＩＥ）によＩ）
≠藁＋ゲート電極１５１．１５露」 の側壁に残存 ＣＶＤ酸化膜３０．・・・を形成するＯつづいて、ウェ
ル領域１２以外の基板１１上にホトレタストノ４？ター
ン３１を形成した後、このホトレジスト７４ターン３１
、デート電極１５８、及びその側壁の残存ＣＶＤ酸化膜
３０．３０をマスクとしてウェル領域１２にＡｓ＋を加
速エネ７１／ Ａ’ −４０ｋ＠Ｖ。
ドーズ量３ Ｘ １０” ７ｃｍ２の条件でイオン注入
する（同図（ｂ）図示）、つづいて、ウェル領域１２上
のデート電極１５２側壁の残存ＣＶＤ酸化膜３０．３０
をＨＦ溶液で除去した後、Ａｓ＋を加速エネルギー４０
に＠Ｖ、ドーズ量５ Ｘ １０”／ｃａｌの条件でイオ
ン注入する（同図（Ｃ）図示）。
する（同図（ｂ）図示）、つづいて、ウェル領域１２上
のデート電極１５２側壁の残存ＣＶＤ酸化膜３０．３０
をＨＦ溶液で除去した後、Ａｓ＋を加速エネルギー４０
に＠Ｖ、ドーズ量５ Ｘ １０”／ｃａｌの条件でイオ
ン注入する（同図（Ｃ）図示）。
次いで、前記ホトレジス） ｚｆターン３１を除去した
後、ウェル領域１２上にホトレジスト７４ターン３２を
形成する。つづいて、このホトレジストパターン３２、
基板Ｉｌ上のダート電極１５、及びその側壁の残存ＣＶ
Ｄ酸化膜３０．３０をマスクとしてＢを加速エネルギー
２０ ｋｅＶ 。
後、ウェル領域１２上にホトレジスト７４ターン３２を
形成する。つづいて、このホトレジストパターン３２、
基板Ｉｌ上のダート電極１５、及びその側壁の残存ＣＶ
Ｄ酸化膜３０．３０をマスクとしてＢを加速エネルギー
２０ ｋｅＶ 。
ドーズ量２Ｘ１０ ／を−の条件でイオン注入する（同
図（ｄ）図示）。つづいて、基板１１上のダート電極１
５．側壁の残存ＣＶＤ酸化膜３０．３０を除去した後、
Ｂ＋を加速エネルギー２０に・Ｖ、）’ −，１”Ｊｉ
１５ Ｘ １０”／−の条件でイオン注入する（同図（
、）図示）。
図（ｄ）図示）。つづいて、基板１１上のダート電極１
５．側壁の残存ＣＶＤ酸化膜３０．３０を除去した後、
Ｂ＋を加速エネルギー２０に・Ｖ、）’ −，１”Ｊｉ
１５ Ｘ １０”／−の条件でイオン注入する（同図（
、）図示）。
次いで、熱処理を行ない、ウェル領域１２以外の基板１
１にチャネル領域近傍のＰ型不純物領域３３＊、３４ｈ
とこれらの領域に隣接するＰ＋型不純物領域３３ｂ 、
３４ｂとからなるＬＤＤ構造のソース、ドレイン領域３
３．３４及びこれらソース、ドレイン領域３３．３４に
接し、１７− ダート電極１５１近傍の深い位置に位置するＮ型不純物
領域（ポケット領域）３５．３５を、ウェル領域１２に
チャネル領域近傍のＮ型不純物領域３６＆、３１ｍとこ
れらの領域に隣接するＮ＋型不純細物＃３’６ｂ 、
３７． ｂとからなるＬＤＤ構造のソース、ドレイ領域
３６．３７及びこれらソース、ドレイン領域３６、．９
７に接し、ダート電極１５鵞近傍の深い位置に位置する
Ｐ型不純物領域（ポケット領域）３８．３８を形成する
（同図（ｆ）図示）。以下、通常の工程に従い、配線等
を形成する。
１にチャネル領域近傍のＰ型不純物領域３３＊、３４ｈ
とこれらの領域に隣接するＰ＋型不純物領域３３ｂ 、
３４ｂとからなるＬＤＤ構造のソース、ドレイン領域３
３．３４及びこれらソース、ドレイン領域３３．３４に
接し、１７− ダート電極１５１近傍の深い位置に位置するＮ型不純物
領域（ポケット領域）３５．３５を、ウェル領域１２に
チャネル領域近傍のＮ型不純物領域３６＆、３１ｍとこ
れらの領域に隣接するＮ＋型不純細物＃３’６ｂ 、
３７． ｂとからなるＬＤＤ構造のソース、ドレイ領域
３６．３７及びこれらソース、ドレイン領域３６、．９
７に接し、ダート電極１５鵞近傍の深い位置に位置する
Ｐ型不純物領域（ポケット領域）３８．３８を形成する
（同図（ｆ）図示）。以下、通常の工程に従い、配線等
を形成する。
このような方法によれば、工程は複雑になるものの上記
実施例と同様な効果を得ることができ、更に、ソース、
ドレイン領域をＬＤＤ構造としたことによシホットキャ
リアの発生によるしきい値電圧の変動を防止することが
できるので、よシ一層素子の微細化に適した方法となる
。
実施例と同様な効果を得ることができ、更に、ソース、
ドレイン領域をＬＤＤ構造としたことによシホットキャ
リアの発生によるしきい値電圧の変動を防止することが
できるので、よシ一層素子の微細化に適した方法となる
。
なお、上記実施例ではダート電極１５．。
１５２上にＣＶＤ酸化膜Ａ？ｌ−７１６１，１６゜を形
成したが、このＣＶＤ酸化膜・母ターン１６１゜１８− １６！は必ずしも設けなくともよい。また、ダート電極
１５１，１５２は多結晶シリコンで形成したが、これに
限らずＭｏ ８１２のような高融点金属シリサイドを用
いてもよい。
成したが、このＣＶＤ酸化膜・母ターン１６１゜１８− １６！は必ずしも設けなくともよい。また、ダート電極
１５１，１５２は多結晶シリコンで形成したが、これに
限らずＭｏ ８１２のような高融点金属シリサイドを用
いてもよい。
以上詳述した如く、本発明の手導体装置の製造方法によ
れば、ドレイン耐圧を向上し、ショートチャネル効果を
防止することがでキ、シかもスピードを低下させること
がなく、安定した特性を有する微細な素子を製造し得る
等顕著な効果を奏するものである。
れば、ドレイン耐圧を向上し、ショートチャネル効果を
防止することがでキ、シかもスピードを低下させること
がなく、安定した特性を有する微細な素子を製造し得る
等顕著な効果を奏するものである。
第１図は従来の方法により製造され九ＮチャネルＭＯ８
）ランジスタの断面図、第２図（、）〜（１）は本発明
の実施例における０ＭＯ８の製造方法を示す断面図、第
３図（、）〜（ｆ）は本発明の他の実施例における０Ｍ
Ｏ８の製造方法を示す断面図である。 ＩＩ・・・Ｎ型シリコン基板、１２・・・Ｐ型つェル領
ｂＬＺ、９・・・フィールド酸化膜、Ｚ４・・・ｆ−１
酸化膜、１５１，１５ｔ・・・ダート電極、１６１゜１
６２・・・ＣＶＤ酸化Ｍ”ターン、１７・・・プラズマ
５ＩＯ２膜、１Ｂ、、１９，２９，３１．３２ ・・・
ホトレジストパターン、２０．２１・・・ＰＷソース。 ドレイン領域、２２・・・Ｎ型不純物領域（ポケット領
域）、 ２３．２４・・・Ｎ＋Ｗンーソードレイン領域
、２５・・・Ｐ型不純物領域（ポケット領域）、２６・
・・ＣＶＤ酸化膜、２７・・・コンタクトホール、２
Ｂ ・Ａｔ配線、３０−・・残存ＣＶＤ酸化膜、３３ａ
。 ３４［・・Ｐ型不純物領域、３３ｂ 、３４ｂ・・・Ｐ
＋型不純物領域、３３．３４・・・ソース、ドレイン領
域、３５・・・Ｎ型不純物領域（ポケット領域）、３６
＊、３７ｔｈ・・・Ｎ型不純物領域、井揖叩斜５・・・
３６ｂ 、３７ｂ・・・Ｎ４−型不純物領域、ｓ ６
． ｓ ｙ・・・ソース、ドレイン領域、３８・・・Ｐ
型不純物領域（ポケット領域）。
）ランジスタの断面図、第２図（、）〜（１）は本発明
の実施例における０ＭＯ８の製造方法を示す断面図、第
３図（、）〜（ｆ）は本発明の他の実施例における０Ｍ
Ｏ８の製造方法を示す断面図である。 ＩＩ・・・Ｎ型シリコン基板、１２・・・Ｐ型つェル領
ｂＬＺ、９・・・フィールド酸化膜、Ｚ４・・・ｆ−１
酸化膜、１５１，１５ｔ・・・ダート電極、１６１゜１
６２・・・ＣＶＤ酸化Ｍ”ターン、１７・・・プラズマ
５ＩＯ２膜、１Ｂ、、１９，２９，３１．３２ ・・・
ホトレジストパターン、２０．２１・・・ＰＷソース。 ドレイン領域、２２・・・Ｎ型不純物領域（ポケット領
域）、 ２３．２４・・・Ｎ＋Ｗンーソードレイン領域
、２５・・・Ｐ型不純物領域（ポケット領域）、２６・
・・ＣＶＤ酸化膜、２７・・・コンタクトホール、２
Ｂ ・Ａｔ配線、３０−・・残存ＣＶＤ酸化膜、３３ａ
。 ３４［・・Ｐ型不純物領域、３３ｂ 、３４ｂ・・・Ｐ
＋型不純物領域、３３．３４・・・ソース、ドレイン領
域、３５・・・Ｎ型不純物領域（ポケット領域）、３６
＊、３７ｔｈ・・・Ｎ型不純物領域、井揖叩斜５・・・
３６ｂ 、３７ｂ・・・Ｎ４−型不純物領域、ｓ ６
． ｓ ｙ・・・ソース、ドレイン領域、３８・・・Ｐ
型不純物領域（ポケット領域）。
Claims (4)
- （１）第１導電型の牛導体層の素子領域表面にダート絶
縁膜を介してダート電極を形成する工程と、全面に絶縁
膜を堆積した後、該絶縁膜のダート電極側壁の部分を選
択的にエツチング除去する工程と、残存した絶縁膜をマ
スクとして第１導電型の不純物をイオン注入する工程と
、前記残存した絶縁膜を除去した後、前記ダート電極を
マスクとして第２導電型の不純物をイオン注入する工程
と、熱処理にょシネ細物を拡散させ、第２導電型のソー
ス、ドレイン領域及びこれらソース、ドレイン領域に接
し、前記ダート電極近傍に位置する第１導電型の不純物
領域を形成する工程とを具備したことを特徴とする中導
体装置の製造方法。 - （２） 絶縁膜としてプラズマ５ｉｏ２膜を用いたこと
を特徴とする特許請求の範囲第１項記載の手導体装置の
製造方法。 - （３）全面に堆積されたダート電極材料上に他の絶縁膜
を堆積し、これらを順次パターニングしてダート電極及
びダート電極上に残存した前記他の絶縁膜のパターンを
形成することを特徴とする特許請求の範囲第１項記載の
生導体装置ｉ製造方法。 - （４）ダート電極及び残存した絶縁膜をマスクとして第
１導電型の不純物をイオン注入する前または後に、少な
くともダート電極をマスクとして第２導電型の不純物を
低ドーズ量でイオン注入することを特徴とする特許請求
の範囲第１項記載のヰ導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163665A JPS6052593B2 (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163665A JPS6052593B2 (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055658A true JPS6055658A (ja) | 1985-03-30 |
| JPS6052593B2 JPS6052593B2 (ja) | 1985-11-20 |
Family
ID=15778259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163665A Expired JPS6052593B2 (ja) | 1983-09-06 | 1983-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052593B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0216053A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| JPS6358838A (ja) * | 1986-08-28 | 1988-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0786423A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Ｍｉｓ型半導体集積回路装置の製造方法 |
-
1983
- 1983-09-06 JP JP58163665A patent/JPS6052593B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0216053A2 (en) * | 1985-09-26 | 1987-04-01 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| EP0216053A3 (en) * | 1985-09-26 | 1988-01-20 | Motorola, Inc. | Removable sidewall spaces for lightly doped drain formation using one mask level |
| JPS6358838A (ja) * | 1986-08-28 | 1988-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0786423A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | Ｍｉｓ型半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6052593B2 (ja) | 1985-11-20 |
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