JPS6065567A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPS6065567A JPS6065567A JP17308583A JP17308583A JPS6065567A JP S6065567 A JPS6065567 A JP S6065567A JP 17308583 A JP17308583 A JP 17308583A JP 17308583 A JP17308583 A JP 17308583A JP S6065567 A JPS6065567 A JP S6065567A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は化合物半導体素子の製造方法に関する。
砒化ガリウム等の■−Ｖ族化合物半導体は、シリコンに
比べ、電子速度が太きいため、高速素子に適した材料と
して注目されている。さらにＭＢＥ法やＭＯＣＶＤ法に
より、精密に制御されたエピタキシャル成長が可能とす
り、高速バイポーラトランジスタｋＩ−Ｖ族化合物半導
体で作成する事が考えられる。この様な、化合物半導体
バイボーラトランジスタヲ製造する一方法を第１図から
第３図を用いて説明する。第１図に示す様に 、＋Ｇａ
Ａｓ基板１上に１ＭＢＥ法によって。形ＧａＡｓ層。
比べ、電子速度が太きいため、高速素子に適した材料と
して注目されている。さらにＭＢＥ法やＭＯＣＶＤ法に
より、精密に制御されたエピタキシャル成長が可能とす
り、高速バイポーラトランジスタｋＩ−Ｖ族化合物半導
体で作成する事が考えられる。この様な、化合物半導体
バイボーラトランジスタヲ製造する一方法を第１図から
第３図を用いて説明する。第１図に示す様に 、＋Ｇａ
Ａｓ基板１上に１ＭＢＥ法によって。形ＧａＡｓ層。
ｆｌｔｔｍ、Ｐ形ＧａＡｓ Ｉ脅３ ｆ ０．１ μｍ
、 ｎ形入１ｏ、ａＧａ Ｏ，？ Ａ、ｓＩＮ ４ ｋ
０．２μｍ、ｎ形ＧａＡｓ層５を０．１μｍ成長する
。
、 ｎ形入１ｏ、ａＧａ Ｏ，？ Ａ、ｓＩＮ ４ ｋ
０．２μｍ、ｎ形ＧａＡｓ層５を０．１μｍ成長する
。
次に、第２図に示す様に、ホトレジスト６とＳ ｉ０２
膜７をマスクにして１Ｍｇイオン８をイオン注入し、ホ
トレジスト６と５ｉ０２膜７を除去した後、 ＡｓＨ３
分圧を含んだＮ２雰囲気中で、６５Ｃ１１０分間の熱処
理をし、イオン注入による損傷を回復しＰ影領域９を形
成する。第３図に示す様にＣＶＤ法にょシ５ｉＯｚ膜１
０を堆積し、 ５ｉ０２膜にコンタクトホールを開けた
後、リフトオフ法によりＰ形ＧａＡｓへのオーム性電極
であるＡｕＺｎ合金１１と、ｎ形ＧａＡ、ｓへのオーム
性電極であるＡｕＧｅ合金１２と１３ヲ形成し。
膜７をマスクにして１Ｍｇイオン８をイオン注入し、ホ
トレジスト６と５ｉ０２膜７を除去した後、 ＡｓＨ３
分圧を含んだＮ２雰囲気中で、６５Ｃ１１０分間の熱処
理をし、イオン注入による損傷を回復しＰ影領域９を形
成する。第３図に示す様にＣＶＤ法にょシ５ｉＯｚ膜１
０を堆積し、 ５ｉ０２膜にコンタクトホールを開けた
後、リフトオフ法によりＰ形ＧａＡｓへのオーム性電極
であるＡｕＺｎ合金１１と、ｎ形ＧａＡ、ｓへのオーム
性電極であるＡｕＧｅ合金１２と１３ヲ形成し。
トランジスタとする。ここで、ｎ形Ａ Ｉ ｏｓ （３
ａ （１，７Ａｓ層４がエミッタとなり、Ｐ形層３と９
がベース、ｎ形ＧａＡｓ層２がコレクタとなる。一般に
、トランジスタの消費電力全減少し、−！た高速化を行
うためには、エミッタ・ベース間接合面積を減少させる
ことが必要である。しかし、上述した様な従来法ではエ
ミッタ領域の大きさを決めるＭｇイオン注入と、エミッ
タ電極の形成との２回のマスク合せが必要とな９．マス
ク合せの精度のため、微細化は困難である。この様な問
題点を克服するためにＧａＡｓ ＭＦ、５ＦＥＴ等では
、多層レジストを用いた所謂セルフアライメント方式が
用いられている。第４図から第６図を参照して、この方
法ヲノクイボーラトランジスタの作成に用いた場合につ
いて説明する。第１図に示したウエノ・に、第４図で示
す様ＫＰＣＶＤ ５ｉａＮ＜膜１４ヲ堆積シ、電子線レ
ジスト１５、ホトレジスト１６ヲ塗布する。ホトレジス
ト１６ヲ露光、現像し、パターンを形成した後、電子線
レジストをエツチングする。ここで、電子線レジスト１
５のサイドエツチングにより、第４図で示した球にアン
ダーカットが生じる。ホトレジスト１６ｆ。
ａ （１，７Ａｓ層４がエミッタとなり、Ｐ形層３と９
がベース、ｎ形ＧａＡｓ層２がコレクタとなる。一般に
、トランジスタの消費電力全減少し、−！た高速化を行
うためには、エミッタ・ベース間接合面積を減少させる
ことが必要である。しかし、上述した様な従来法ではエ
ミッタ領域の大きさを決めるＭｇイオン注入と、エミッ
タ電極の形成との２回のマスク合せが必要とな９．マス
ク合せの精度のため、微細化は困難である。この様な問
題点を克服するためにＧａＡｓ ＭＦ、５ＦＥＴ等では
、多層レジストを用いた所謂セルフアライメント方式が
用いられている。第４図から第６図を参照して、この方
法ヲノクイボーラトランジスタの作成に用いた場合につ
いて説明する。第１図に示したウエノ・に、第４図で示
す様ＫＰＣＶＤ ５ｉａＮ＜膜１４ヲ堆積シ、電子線レ
ジスト１５、ホトレジスト１６ヲ塗布する。ホトレジス
ト１６ヲ露光、現像し、パターンを形成した後、電子線
レジストをエツチングする。ここで、電子線レジスト１
５のサイドエツチングにより、第４図で示した球にアン
ダーカットが生じる。ホトレジスト１６ｆ。
マスクにしてＭｇイオン１７ヲ打込み１Ｍｇイオン注入
領域１８を形成する。次に第５図に示す様に５ｉ０２を
スパッタによシ堆積する。ここで５ｉ０２はまわり込み
により電子線レジスト１５の側壁に才で堆積する。次に
、レジスト１５と１６ｆｔ除去し、Ｎ２雰囲気中で６５
０℃１０分間の熱処理を行う事により１Ｍｇの活性化を
行い、Ｐ影領域２０を形成する。次に第６図に示す様に
５ｉ０２１■蒔１９をマスクにして、Ｓｉ３Ｎ４瞭１４
にコンタクトホールを開口し、エミッタ電極２１ヲ形成
する。本方法によれば、エミッタ電極コンタクトホール
と、Ｍｇイオン注入のパターンは１回のホトリソグラフ
ィ工程で行なわれ、前述した様なマスク合せ誤差の余裕
によるエミッタ領域の拡大は生じない。しかし９本方法
を実際にバイポーラトランジスタの作成に用いたところ
後述する様な問題点が生じた。すなわち、第５図の説明
で述べたＭｇ活性什のための加熱処理において、第７図
に示す様にＭｇがＳＩ３Ｎ４膜１４とＧａＡｓの界面に
沿って横方向に異常に拡散し、エミッタ領域が形成で′
１！！なくなった。この原因については詳細は明らかで
はないが、 Ｓｉ３Ｎ４膜とＧａ Ａｓの熱膨張係数の
違いにより、ＧａＡｓに熱応力が加わり、このために界
面に沿う異常拡散が生じたものと考えられる。
領域１８を形成する。次に第５図に示す様に５ｉ０２を
スパッタによシ堆積する。ここで５ｉ０２はまわり込み
により電子線レジスト１５の側壁に才で堆積する。次に
、レジスト１５と１６ｆｔ除去し、Ｎ２雰囲気中で６５
０℃１０分間の熱処理を行う事により１Ｍｇの活性化を
行い、Ｐ影領域２０を形成する。次に第６図に示す様に
５ｉ０２１■蒔１９をマスクにして、Ｓｉ３Ｎ４瞭１４
にコンタクトホールを開口し、エミッタ電極２１ヲ形成
する。本方法によれば、エミッタ電極コンタクトホール
と、Ｍｇイオン注入のパターンは１回のホトリソグラフ
ィ工程で行なわれ、前述した様なマスク合せ誤差の余裕
によるエミッタ領域の拡大は生じない。しかし９本方法
を実際にバイポーラトランジスタの作成に用いたところ
後述する様な問題点が生じた。すなわち、第５図の説明
で述べたＭｇ活性什のための加熱処理において、第７図
に示す様にＭｇがＳＩ３Ｎ４膜１４とＧａＡｓの界面に
沿って横方向に異常に拡散し、エミッタ領域が形成で′
１！！なくなった。この原因については詳細は明らかで
はないが、 Ｓｉ３Ｎ４膜とＧａ Ａｓの熱膨張係数の
違いにより、ＧａＡｓに熱応力が加わり、このために界
面に沿う異常拡散が生じたものと考えられる。
従って１本発明の目的は上述した様なＰ形不純物の異常
拡散全抑えて、エミッタ電極のセルフアライメント方式
による形成を行うことである。
拡散全抑えて、エミッタ電極のセルフアライメント方式
による形成を行うことである。
本発明においては、基板と格子整合のとれた基板とけ組
成の異なる半導体をイオン注入のマスクに用い、注入イ
オンの活性化処理、所謂アニールを行ｒ、ｃった後、こ
のマスクを用いて、誘電体膜の形成とパターン決めを行
ない電極金属の形成を行うことを特徴とするものである 〔発明の実施例〕 以下、八１ＧａＡｓ ／ Ｇａｐｓ ヘテロバイポーラ
トランジスタの作成を例にとって、本発明の実施につい
て詳述する。第８図に示す様に、ｎ十形Ｇａｐｓ基板２
３上ＩＣＭＢＥ法により、ｎ形Ｇａｐｓ Ｎ ２４を１
ミクロン、Ｐ形ＧａＡｓ Ｎｍ ２５ ｋ ０．１ミク
ロン、ｎ形Ａ Ｉ Ｏ，３Ｇａ Ｏ，７Ａｓ層２６を０
．２ミクロン、ｎ形ＧａＡｓ層２７ ｉ ０．１ミクロ
ン、ノンドープＡ Ｉ ｏＩＧａ ０．９ Ａｓ層２８
を０．１ミクロン。
成の異なる半導体をイオン注入のマスクに用い、注入イ
オンの活性化処理、所謂アニールを行ｒ、ｃった後、こ
のマスクを用いて、誘電体膜の形成とパターン決めを行
ない電極金属の形成を行うことを特徴とするものである 〔発明の実施例〕 以下、八１ＧａＡｓ ／ Ｇａｐｓ ヘテロバイポーラ
トランジスタの作成を例にとって、本発明の実施につい
て詳述する。第８図に示す様に、ｎ十形Ｇａｐｓ基板２
３上ＩＣＭＢＥ法により、ｎ形Ｇａｐｓ Ｎ ２４を１
ミクロン、Ｐ形ＧａＡｓ Ｎｍ ２５ ｋ ０．１ミク
ロン、ｎ形Ａ Ｉ Ｏ，３Ｇａ Ｏ，７Ａｓ層２６を０
．２ミクロン、ｎ形ＧａＡｓ層２７ ｉ ０．１ミクロ
ン、ノンドープＡ Ｉ ｏＩＧａ ０．９ Ａｓ層２８
を０．１ミクロン。
ノンドーフ゛へｌ（１，４Ｇａ◎６ＡＳ層２９を０５ミ
クロン、ノンドープＱａＡｓ層３０’に０．１５ミクロ
ン成長する。次にこのウェハに、第９図例示す様にホト
レジスト１．５ミクロンと、 ＣＶＤ ５ｉＯｚ ０．
４ミクロンをマスクにして、ノンドープＧａＡｓ層３０
．ノンドープＡｌ ｏ、４ Ｇａ０．６Ａｓ ｌｉｄ
２９をＡｒ逆スパツタにより、０．４μｍエツチングす
る。ここでホトレジストマスクの幅は２ミクロンとした
。次に、第１０゛図に示す様に、塩酸とリン酸の混合液
中で、Ａ１．）、４ＧａＯ，６Ａｓ層２９をエツチング
する。ここで、塩酸とリン酸の混合液はＡｌ ｚＧａ
ｔ −ｘＡｓのＸが０．３５以上の時、エツチングする
が、Ｘが０．２以下ではほとんどエツチングが進行しな
いいわゆる選択エツチング液であるので、 Ａｌｏ４Ｇ
ａｏ、ｓＡｓＡｓ層のみがエツチングされ、第１０図に
示す様なアンダーカット形状が形成される。ここでＡ１
．．４０ａｏ、６ Ａｓ層の幅は、１ミクロンとなる様
にエツチング時間を制御した。次にホトレジスト３１と
Ｓｉ０ｇ３２ヲマスクにして１Ｍｇイ尤ン３３を打込む
。ホトレジスト３１と５ｉＯｚ ３２を除去した後、
ＡｓＨ３を含むＨ２葵囲気中で、６５０℃、１０分間の
加熱処理を行い１Ｍｇアクセプタを活性化し、第１１図
のＰ影領域３４を形成する。次に２０００にの５ｉ０２
膜３５をスパッタにより形成する。第１２図に示す様に
Ａ’Ｉｏ、。
クロン、ノンドープＱａＡｓ層３０’に０．１５ミクロ
ン成長する。次にこのウェハに、第９図例示す様にホト
レジスト１．５ミクロンと、 ＣＶＤ ５ｉＯｚ ０．
４ミクロンをマスクにして、ノンドープＧａＡｓ層３０
．ノンドープＡｌ ｏ、４ Ｇａ０．６Ａｓ ｌｉｄ
２９をＡｒ逆スパツタにより、０．４μｍエツチングす
る。ここでホトレジストマスクの幅は２ミクロンとした
。次に、第１０゛図に示す様に、塩酸とリン酸の混合液
中で、Ａ１．）、４ＧａＯ，６Ａｓ層２９をエツチング
する。ここで、塩酸とリン酸の混合液はＡｌ ｚＧａ
ｔ −ｘＡｓのＸが０．３５以上の時、エツチングする
が、Ｘが０．２以下ではほとんどエツチングが進行しな
いいわゆる選択エツチング液であるので、 Ａｌｏ４Ｇ
ａｏ、ｓＡｓＡｓ層のみがエツチングされ、第１０図に
示す様なアンダーカット形状が形成される。ここでＡ１
．．４０ａｏ、６ Ａｓ層の幅は、１ミクロンとなる様
にエツチング時間を制御した。次にホトレジスト３１と
Ｓｉ０ｇ３２ヲマスクにして１Ｍｇイ尤ン３３を打込む
。ホトレジスト３１と５ｉＯｚ ３２を除去した後、
ＡｓＨ３を含むＨ２葵囲気中で、６５０℃、１０分間の
加熱処理を行い１Ｍｇアクセプタを活性化し、第１１図
のＰ影領域３４を形成する。次に２０００にの５ｉ０２
膜３５をスパッタにより形成する。第１２図に示す様に
Ａ’Ｉｏ、。
Ｑａｏ、６Ａｓ層２９ヲ塩酸とリン酸の混合液で除去し
た後、リン酸と過酸化水素水と水の混合液でＡＩ（１，
ＩＧａｏ、＠ＡｓＡｓ層をエツチングし、 Ａｕ（３ｅ
’ｆｉｌ、極３６をリフトオフ法で形成する。同様に
５ｉＯｚ膜３５にコンタクトホールを開口し、ＡｌＯ，
Ｉ ＧａＯ，ｇ Ａｓ層２８ ｔ−エツチングし。
た後、リン酸と過酸化水素水と水の混合液でＡＩ（１，
ＩＧａｏ、＠ＡｓＡｓ層をエツチングし、 Ａｕ（３ｅ
’ｆｉｌ、極３６をリフトオフ法で形成する。同様に
５ｉＯｚ膜３５にコンタクトホールを開口し、ＡｌＯ，
Ｉ ＧａＯ，ｇ Ａｓ層２８ ｔ−エツチングし。
＆ｕＺｎ電極３７を形成する。ここでＡｕＧｅ電極３６
と＆ｕＺｎ ”９７極３７は、Ｉ］２雰囲気中で４２０
℃ ５分間の熱処理により、ｎ形ＧａＡｓ、ｐ形ＧａＡ
ｓに対し、オーム性電極となる。寸だ電極形成時にＡＩ
ｏ、Ｉ Ｇａ（１，ｇ Ａｓ層２８ヲエッチングするの
は、 ５ｉ０２膜３５のスパッタ損傷を取り除くためで
ある。
と＆ｕＺｎ ”９７極３７は、Ｉ］２雰囲気中で４２０
℃ ５分間の熱処理により、ｎ形ＧａＡｓ、ｐ形ＧａＡ
ｓに対し、オーム性電極となる。寸だ電極形成時にＡＩ
ｏ、Ｉ Ｇａ（１，ｇ Ａｓ層２８ヲエッチングするの
は、 ５ｉ０２膜３５のスパッタ損傷を取り除くためで
ある。
〔発明の効果〕
上述した様に本発明によれば、エミツタ幅２ミクロンの
バイポーラトランジスタが自己整合的に形成できた。こ
こで、イオン圧入後のアニール時には、ＧａＡｓと格子
整合がとれ、なおかつ熱膨張係数のほとんど等しいＡｌ
ｏ、４ Ｇａ６，６ Ａｓ 、 ＡｌＯ，Ｉ Ｇａｏｓ
Ａｓ ′（ｉｌ−マスクにしているので、Ｓｉ３Ｎ４
膜を用いたキャップ付アニールの説明で述べたよう７″
ｅＭｇＯ熱応力による異常拡散は全く生じなかった。本
実施例では。
バイポーラトランジスタが自己整合的に形成できた。こ
こで、イオン圧入後のアニール時には、ＧａＡｓと格子
整合がとれ、なおかつ熱膨張係数のほとんど等しいＡｌ
ｏ、４ Ｇａ６，６ Ａｓ 、 ＡｌＯ，Ｉ Ｇａｏｓ
Ａｓ ′（ｉｌ−マスクにしているので、Ｓｉ３Ｎ４
膜を用いたキャップ付アニールの説明で述べたよう７″
ｅＭｇＯ熱応力による異常拡散は全く生じなかった。本
実施例では。
２ミクロン幅のエミッタについて述べたが１本発明は、
１ミクロン幅のエミッタの形成にも応用できる。
１ミクロン幅のエミッタの形成にも応用できる。
上記実施例においてはバイポーラトランジスタのエミッ
タ形成について述べたが１本発明はショットキー障壁型
電界効果トランジスタのゲート形成等にも応用可能であ
る。また、上記実施例ではＡ Ｉ Ｇａ ＡｓとＧａＡ
ｓ ｆ、用いたが、他の材料例えばＡＩ ＩｎｋｓとＧ
ａＩｎＡｓ ｆ用いた素子形成にも応用できる。
タ形成について述べたが１本発明はショットキー障壁型
電界効果トランジスタのゲート形成等にも応用可能であ
る。また、上記実施例ではＡ Ｉ Ｇａ ＡｓとＧａＡ
ｓ ｆ、用いたが、他の材料例えばＡＩ ＩｎｋｓとＧ
ａＩｎＡｓ ｆ用いた素子形成にも応用できる。
第１図〜第３図は従来のへテロバイポーラトラ、゛ンジ
スタの作成法を説明するたぬの図、第４図〜第６図は従
来のセルフアライメント形へテロバイポーラトランジス
タの作成法を説明するための図。 第７図はＭｇの異常拡散を説明するための図、第８図〜
第１２図は本発明の一実施例を説明するための図である
。 ２３ ・−ｎ十形ＱａＡｓ基板、 ２４．２７−・−ｎ
形ＧａＡｓ層、２５・・・・Ｐ型ＧａＡｓ層、２６・・
・・ｎ形人１０．３０ａｏ、ｙ Ａｓ層、２８−・・ノ
ンドープＡｌＯ，Ｉ Ｇａ ｏ、ｅ Ａｓ層。 ２９−−−−ノンドープＡＩ Ｑ、４０ａ Ｏ，６Ａｓ
層、３０・・ノンドープＧａＡ、ｓ層、３１・・・・ホ
トレジスト。 ３２．３５・・・・５ｉ０２膜、３３・・・・Ｍｇイオ
ン。 ３４・・・・Ｐ影領域、３６・・・・ＡｕＧｅ電極。 ３７・・・・ＡｕＺｎ電極。 代理人弁理士 則近憲佑（ほか１名） 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１θ図
スタの作成法を説明するたぬの図、第４図〜第６図は従
来のセルフアライメント形へテロバイポーラトランジス
タの作成法を説明するための図。 第７図はＭｇの異常拡散を説明するための図、第８図〜
第１２図は本発明の一実施例を説明するための図である
。 ２３ ・−ｎ十形ＱａＡｓ基板、 ２４．２７−・−ｎ
形ＧａＡｓ層、２５・・・・Ｐ型ＧａＡｓ層、２６・・
・・ｎ形人１０．３０ａｏ、ｙ Ａｓ層、２８−・・ノ
ンドープＡｌＯ，Ｉ Ｇａ ｏ、ｅ Ａｓ層。 ２９−−−−ノンドープＡＩ Ｑ、４０ａ Ｏ，６Ａｓ
層、３０・・ノンドープＧａＡ、ｓ層、３１・・・・ホ
トレジスト。 ３２．３５・・・・５ｉ０２膜、３３・・・・Ｍｇイオ
ン。 ３４・・・・Ｐ影領域、３６・・・・ＡｕＧｅ電極。 ３７・・・・ＡｕＺｎ電極。 代理人弁理士 則近憲佑（ほか１名） 第 １ 図 第 ２ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１θ図
Claims (4)
- （１）化合物半導体の能動層上に能動層とは異なる組成
で、能動層と格子整合がとれ、熱膨張係数のほぼ等しい
化合物半導体層を成長し、写真蝕刻により形成したマス
クを用いて、この半導体層全エツチングし１次いでこの
マスクを用いて選択的にイオン注入を行ない、マスク全
除去した後イオン注入層のアニールを行なうことを特徴
とする化合物半導体装置の製造方法。 - （２）イオン注入層のアニール工程の後、能動層上に残
った能動層とは組成の異なる化合物半導体層をマスクに
して、イオン注入されていない領域に。 自己整合的に電極を形成すること全特徴とする特許請求
の範囲第１項記載の化合物半導体装置の製造方法。 - （３）イオン注入層のアニール工程において、能動層上
に成長した化合物半導体層は能動層をほとんど溶解しな
いエツチング液またはエツチングガスによって除去する
ことが可能である組成より成ること全特徴とする上記特
許請求の範囲第１項記載の化合物半導体装置の製造方法
。 - （４）イオン注入のアニール工程にょシ、エミッタ電極
を自己整合的に形成したことを特徴とする特許請求の範
囲第１項記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17308583A JPS6065567A (ja) | 1983-09-21 | 1983-09-21 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17308583A JPS6065567A (ja) | 1983-09-21 | 1983-09-21 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065567A true JPS6065567A (ja) | 1985-04-15 |
Family
ID=15953924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17308583A Pending JPS6065567A (ja) | 1983-09-21 | 1983-09-21 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231317A (ja) * | 1988-03-11 | 1989-09-14 | Kokusai Denshin Denwa Co Ltd <Kdd> | 光半導体素子の製造方法 |
-
1983
- 1983-09-21 JP JP17308583A patent/JPS6065567A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231317A (ja) * | 1988-03-11 | 1989-09-14 | Kokusai Denshin Denwa Co Ltd <Kdd> | 光半導体素子の製造方法 |
| JP2686764B2 (ja) * | 1988-03-11 | 1997-12-08 | 国際電信電話株式会社 | 光半導体素子の製造方法 |
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