JPS6058745A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6058745A JPS6058745A JP16648583A JP16648583A JPS6058745A JP S6058745 A JPS6058745 A JP S6058745A JP 16648583 A JP16648583 A JP 16648583A JP 16648583 A JP16648583 A JP 16648583A JP S6058745 A JPS6058745 A JP S6058745A
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- JP
- Japan
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- transmission
- address
- backup
- data transmission
- frame
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ伝送装置に係り、特にプロセス制御用
高速ループ状周期式のデータ伝送装置であって、データ
伝送装置又は制御用計算機又はＰＣ（プロセスコントロ
ーラ）に故障が起きた場合の瞬時バックアップを可能に
したデータ伝送装置に関する。
高速ループ状周期式のデータ伝送装置であって、データ
伝送装置又は制御用計算機又はＰＣ（プロセスコントロ
ーラ）に故障が起きた場合の瞬時バックアップを可能に
したデータ伝送装置に関する。
鉄、非鉄、上下水道、製紙、食品等の産業設備は、一般
に制御用計算機を中心とした制御システムによって制御
されている。そして、その産業設備内の制御点が多数散
在する場合、あるいは各種制御様間の連係をとる必要の
ある場合等には、それら制御点及び制御機器間を相互に
有機的に結合することのできるデータ伝送装置が使用さ
れることが多い。このようなデータ伝送装置は、特にプ
ロセス制御用データ伝送装置とも呼ばれている。
に制御用計算機を中心とした制御システムによって制御
されている。そして、その産業設備内の制御点が多数散
在する場合、あるいは各種制御様間の連係をとる必要の
ある場合等には、それら制御点及び制御機器間を相互に
有機的に結合することのできるデータ伝送装置が使用さ
れることが多い。このようなデータ伝送装置は、特にプ
ロセス制御用データ伝送装置とも呼ばれている。
第１図は、データ伝送装置の一例を示す構成図で、制御
用計算機１０１、ＰＣ（プロセスコントローラ）１０２
、プロセス入出力装置１０３、バックアップ用ＰＣ１０
６等がデータ伝送装置１０４でループ状に接続され、そ
れら機器間相互のデータ伝送が行なわれる。
用計算機１０１、ＰＣ（プロセスコントローラ）１０２
、プロセス入出力装置１０３、バックアップ用ＰＣ１０
６等がデータ伝送装置１０４でループ状に接続され、そ
れら機器間相互のデータ伝送が行なわれる。
データ伝送装置においては、故障データ伝送装置等の速
みやかなバックアップを特徴とする特許かし、スキャン
伝送送信制御回路において、共通メモリの伝送エリアと
、フレーム数を決める方法にスイッチＳＷによる設定が
用いられていた。この種の方法では瞬時設定内容を変え
ることができない。ダウンしたプロセスコントローラ、
計算機、又は入出力装置のパンクアップする場合には、
これらの装置が使用していた共通メモリの同一空間を使
用することが望ましい。又バックアップするために待機
している装置数を最少限にするためには、待機中の装置
は、複数台パンクアップできる能力が必要となり、これ
と接続されてｐｚる伝送装置も、指令によりその装置が
バックアップする共通メモリの伝送エリアを伝送しなけ
ればならなし）。
みやかなバックアップを特徴とする特許かし、スキャン
伝送送信制御回路において、共通メモリの伝送エリアと
、フレーム数を決める方法にスイッチＳＷによる設定が
用いられていた。この種の方法では瞬時設定内容を変え
ることができない。ダウンしたプロセスコントローラ、
計算機、又は入出力装置のパンクアップする場合には、
これらの装置が使用していた共通メモリの同一空間を使
用することが望ましい。又バックアップするために待機
している装置数を最少限にするためには、待機中の装置
は、複数台パンクアップできる能力が必要となり、これ
と接続されてｐｚる伝送装置も、指令によりその装置が
バックアップする共通メモリの伝送エリアを伝送しなけ
ればならなし）。
システムを停止することなくバックアップするには、瞬
時伝送設定内容（アドレス、フレーム数）を切り換えな
ければならない。
時伝送設定内容（アドレス、フレーム数）を切り換えな
ければならない。
第２図は、この従来技術の原理構成図である。
１及び４は、共通メモリ送信エリアの先頭アドレス設定
温である。Ａ、Ｂと分けて表わしてｂ）るのは、ＡＳＢ
に処理速度に差を設けであるからである。２及び５は、
このスイッチにより設定されたアドレス信号線、３及び
６は送信モードの時スイッチ１．４の値にプリセットさ
れ、１フレーム送るごとにカウントアツプする送信先頭
アドレスカウンタ、１３はこのアドレスカウンタによっ
て指定されたアドレスを共通メモリへ伝えるアドレス信
号線、１４は各ステーション同一の値となっている共通
メモリ、１５は共通メモリデータ信号線、１６は並列デ
ータを直列データに変換するパラレルシリアル変換回路
である。又７及び１０は、先頭アドレス設定ＳＷＩ及び
４より設定された先頭アドレスより送信されるフレーム
数を設定するスイッチ。９及び１２は送信状態になると
、スイッチ７及び８にセットされた値からカウントダウ
ンするフレームカウンタ、１７及び１８は設定されたフ
レームすべてを送ったことを知らせる信号線、２７は送
信を制御する回路１７及び１８は、この送信制御回路よ
り送信中を知らせる信号線である。
温である。Ａ、Ｂと分けて表わしてｂ）るのは、ＡＳＢ
に処理速度に差を設けであるからである。２及び５は、
このスイッチにより設定されたアドレス信号線、３及び
６は送信モードの時スイッチ１．４の値にプリセットさ
れ、１フレーム送るごとにカウントアツプする送信先頭
アドレスカウンタ、１３はこのアドレスカウンタによっ
て指定されたアドレスを共通メモリへ伝えるアドレス信
号線、１４は各ステーション同一の値となっている共通
メモリ、１５は共通メモリデータ信号線、１６は並列デ
ータを直列データに変換するパラレルシリアル変換回路
である。又７及び１０は、先頭アドレス設定ＳＷＩ及び
４より設定された先頭アドレスより送信されるフレーム
数を設定するスイッチ。９及び１２は送信状態になると
、スイッチ７及び８にセットされた値からカウントダウ
ンするフレームカウンタ、１７及び１８は設定されたフ
レームすべてを送ったことを知らせる信号線、２７は送
信を制御する回路１７及び１８は、この送信制御回路よ
り送信中を知らせる信号線である。
１９．２０は送信時アドレスカウンタをセットする制御
信号線である。
信号線である。
２６は１フレーム内のワード数をカウントし共通メモリ
下位アドレスを作っているワードカウンタ、２５は外部
装置とのインタフェース回路である。
下位アドレスを作っているワードカウンタ、２５は外部
装置とのインタフェース回路である。
以上の従来技術によれば、バックアップを行なう場合前
もってその送信設定内容をスイッチにより設定しておき
、待機中は送信を停止しメイン装置がダウンした場合送
信をすれば、システムを停止することなくパンクアップ
は可能である。しかしながらこの従来技術は、次のよう
な欠点を有する。
もってその送信設定内容をスイッチにより設定しておき
、待機中は送信を停止しメイン装置がダウンした場合送
信をすれば、システムを停止することなくパンクアップ
は可能である。しかしながらこの従来技術は、次のよう
な欠点を有する。
（イ）送信エリアが固定であるためバックアップできる
装置が、伝送装置１台につき１台となり、多数の装置を
バックアップするには、そのダウンした装置に関係した
装置のソフトにたよるしかない。ソフト制御のない入出
力装置のような物は、これができない。
装置が、伝送装置１台につき１台となり、多数の装置を
バックアップするには、そのダウンした装置に関係した
装置のソフトにたよるしかない。ソフト制御のない入出
力装置のような物は、これができない。
本発明は上記事情に鑑みなされたもので、バックアップ
用伝送装置又は外部装置数をふやすことなく、瞬時バッ
クアップを可能とし、バックアップ時のシーケンスを簡
単にしたデータ伝送装置を提供することを目的とする。
用伝送装置又は外部装置数をふやすことなく、瞬時バッ
クアップを可能とし、バックアップ時のシーケンスを簡
単にしたデータ伝送装置を提供することを目的とする。
本発明は上記目的を達成するために、バックアップ時に
データ伝送装置を切換える手段として、１（ＯＭを使用
し、そのバックアップに要する時間の短縮を図ったもの
である。
データ伝送装置を切換える手段として、１（ＯＭを使用
し、そのバックアップに要する時間の短縮を図ったもの
である。
以下、本発明を図面に示す一実施例に基づいて説明する
。第３図は本発明の構成原理を示すブロック図である。
。第３図は本発明の構成原理を示すブロック図である。
３，６，９．１２〜２０ 、２５ 、２６はそれぞれ前
記第１図におけるものと同一のものである。２１は第２
図における設定スイッチ１，４，７．１０の代りをする
伝送設定Ｒ，ＯＭ、２４はＲＯＭ２１のブロックを設定
するもので共通メモリパスな通して値を設定できるＲＯ
Ｍアドレスレジスタ、２２はこのレジスタから設定され
る１’ＬＯＭ２１ブロック設定用信号線、２３は第１図
における２、５，８．１１を共通バス化し、ＲＯＭ２１
のデータを、カウンタ３，６，９，１２へ伝える設定用
バスである。
記第１図におけるものと同一のものである。２１は第２
図における設定スイッチ１，４，７．１０の代りをする
伝送設定Ｒ，ＯＭ、２４はＲＯＭ２１のブロックを設定
するもので共通メモリパスな通して値を設定できるＲＯ
Ｍアドレスレジスタ、２２はこのレジスタから設定され
る１’ＬＯＭ２１ブロック設定用信号線、２３は第１図
における２、５，８．１１を共通バス化し、ＲＯＭ２１
のデータを、カウンタ３，６，９，１２へ伝える設定用
バスである。
次に上記構成の作用について説明する。すなわち、待機
中の計算機又はプロセ、ツサがダウンした装置を見つけ
た時又は、上位計算機よりバックアップの指令を受けた
時、バックアップしようとする装置が使用していた送信
エリアなＲ，０Ｍアドレスレジスタ２４によりセットす
る。これにより１（ＯＭの上位アドレスが決まり、同時
に下位アドレスは、３〜１２のカウンタをセットするタ
イミングにより決まる。
中の計算機又はプロセ、ツサがダウンした装置を見つけ
た時又は、上位計算機よりバックアップの指令を受けた
時、バックアップしようとする装置が使用していた送信
エリアなＲ，０Ｍアドレスレジスタ２４によりセットす
る。これにより１（ＯＭの上位アドレスが決まり、同時
に下位アドレスは、３〜１２のカウンタをセットするタ
イミングにより決まる。
まず始めにフレーム数が、周期的に′ＲＯＭデータ設定
バス２３：二出力され、その時フレームカウンタ９又は
１２はその値にセットされる。そのセットされた値が１
フレ一ム以上である場合送信制御回路２７へ送信要求を
かける。送信制御回路２７は、パス権を得送信状態とな
ると同時にＲＯＭ２１より先頭アドレスを出力させ、Ｒ
ＡＭデータ設定バス２３を通してアドレスカウンタをセ
ットさせ、共通メモリの設定されたアドレスより送信を
開始する。アドレスカウンタ３又は６は１フレーム送る
ごとにカウントアツプしフレームカウンタ９又は１２は
１フレーム送ることにカウントダウンし、値がＯになる
と送信制御回路２７へ全フレーム送信したことを知らせ
る。以−ヒの説明をタイミング図に示したのが第４図で
ある。ＦＬＯλｆアドレスが設定されてから時間Ｔ、後
に周期的にブレームカウンタがセットされ、時間Ｔ、後
にフレームカウンタは送信要求を出す。時間Ｔ、後にパ
ス権が来て送信モードになるとＴ４後に送信アドレスカ
ウンタはセットされる。
バス２３：二出力され、その時フレームカウンタ９又は
１２はその値にセットされる。そのセットされた値が１
フレ一ム以上である場合送信制御回路２７へ送信要求を
かける。送信制御回路２７は、パス権を得送信状態とな
ると同時にＲＯＭ２１より先頭アドレスを出力させ、Ｒ
ＡＭデータ設定バス２３を通してアドレスカウンタをセ
ットさせ、共通メモリの設定されたアドレスより送信を
開始する。アドレスカウンタ３又は６は１フレーム送る
ごとにカウントアツプしフレームカウンタ９又は１２は
１フレーム送ることにカウントダウンし、値がＯになる
と送信制御回路２７へ全フレーム送信したことを知らせ
る。以−ヒの説明をタイミング図に示したのが第４図で
ある。ＦＬＯλｆアドレスが設定されてから時間Ｔ、後
に周期的にブレームカウンタがセットされ、時間Ｔ、後
にフレームカウンタは送信要求を出す。時間Ｔ、後にパ
ス権が来て送信モードになるとＴ４後に送信アドレスカ
ウンタはセットされる。
以上述べたように本発明によれば、次のような効果を得
ることができる。
ることができる。
（イ）瞬時の伝、送設定内容の変更ができるため、シス
テムの致命的故障とならないようなバックアップ用計算
機又はＰＣに切り換えて、システムを停止することなく
制御を続行できる。
テムの致命的故障とならないようなバックアップ用計算
機又はＰＣに切り換えて、システムを停止することなく
制御を続行できる。
（ロ） １台のバックアップ用計算機又はＰＣで複数の
装置のバンクアップが可能なため、パンクアップ用計算
機又はＰＣの数を削減することができる。
装置のバンクアップが可能なため、パンクアップ用計算
機又はＰＣの数を削減することができる。
（／９ 複数の謂取付スペースを大幅に削減できるため
基板正面スペースを他の目的につかえる。
基板正面スペースを他の目的につかえる。
に）伝送装置自身の制御プログラムでもＲＯＭブロック
の設定ができるようにしておけば、プログラムによる伝
送試験内容を充実でき、短時間での点検が可能となる。
の設定ができるようにしておけば、プログラムによる伝
送試験内容を充実でき、短時間での点検が可能となる。
以上本発明の一実施例について説明したが、本発明にお
いては、又次のようにしても上記と同様の効果を得るこ
とができる。
いては、又次のようにしても上記と同様の効果を得るこ
とができる。
（イ） アドレス、フレームカウンタの数を制限しない
。
。
（ロ）伝送設定用バスに接続するＲＯＭの代りに −Ｆ
ＩＦＯ（ファーストイン ファーストアウト）メモリを
使用したもの。
ＩＦＯ（ファーストイン ファーストアウト）メモリを
使用したもの。
し→ 電気信号だけでなく、光信号による伝送装置も追
加できる。
加できる。
第１図は従来のプロセス制御用データ法送装置の概略構
成図、第２図は第１図の伝送制御送信制御部の構成図、
第３図は本発明の一実施例を示すブロック図、第４図は
そのタイミング図である。 １・・・送信エリアの先頭アドレススイッチ２・・・ア
ドレス信号線 ３・・・送信先頭アドレスカウンタ ４・・・送信エリア先頭アドレススイッチ５・・・アド
レス信号線 ６・・・送信先頭アドレスカウンタ ７・・・フレーム数設定スイッチ ８・・・フレーム数信号線 ９・・・フレームカウンタ
１０・・・フレーム数設定スイッチ １１・・・フレーム数信号線 １２・・・フレームカウ
ンタ１３・・・アドレス信号線 １４・・・共通メモリ
１５・・・共通メモリデータ信号線 １６・・・パラレルシリアル変換回路 １７・・・送信終了信号線 １８・・・送信終了信号線
１９・・・アドレスカウンタセット信号線２０・・・ア
ドレスカウンタセット信号線２１・・・伝送設定用ＲＯ
Ｍ ２２・・・ＲＯＭブロックアドレス信号線２３・・・設
定用信号線 ２４・・・ｒｊＯＭアドレスレジスタ ２５・・・外部機器インタフェース回路２６・・・１フ
レームワードカウンタ ２７・・・送信制御回路 １０１・・・制御用計算器 １０２・・・プロセスコントローラ １０３・・・プロセス入出力装置 １０４・・・データ伝送装置 １０５・・・スイッチ １０６・・・バックアップ用プロセスコントローラ（７
３１７） 代理人 弁理士 則 近 憲 佑（ほか１名
） 第１図 ／θ３ 第２図 第３図
成図、第２図は第１図の伝送制御送信制御部の構成図、
第３図は本発明の一実施例を示すブロック図、第４図は
そのタイミング図である。 １・・・送信エリアの先頭アドレススイッチ２・・・ア
ドレス信号線 ３・・・送信先頭アドレスカウンタ ４・・・送信エリア先頭アドレススイッチ５・・・アド
レス信号線 ６・・・送信先頭アドレスカウンタ ７・・・フレーム数設定スイッチ ８・・・フレーム数信号線 ９・・・フレームカウンタ
１０・・・フレーム数設定スイッチ １１・・・フレーム数信号線 １２・・・フレームカウ
ンタ１３・・・アドレス信号線 １４・・・共通メモリ
１５・・・共通メモリデータ信号線 １６・・・パラレルシリアル変換回路 １７・・・送信終了信号線 １８・・・送信終了信号線
１９・・・アドレスカウンタセット信号線２０・・・ア
ドレスカウンタセット信号線２１・・・伝送設定用ＲＯ
Ｍ ２２・・・ＲＯＭブロックアドレス信号線２３・・・設
定用信号線 ２４・・・ｒｊＯＭアドレスレジスタ ２５・・・外部機器インタフェース回路２６・・・１フ
レームワードカウンタ ２７・・・送信制御回路 １０１・・・制御用計算器 １０２・・・プロセスコントローラ １０３・・・プロセス入出力装置 １０４・・・データ伝送装置 １０５・・・スイッチ １０６・・・バックアップ用プロセスコントローラ（７
３１７） 代理人 弁理士 則 近 憲 佑（ほか１名
） 第１図 ／θ３ 第２図 第３図
Claims (1)
- 制御用計算機、プロセスコントローラ又は、プロセス入
出力装置等を接続したデータ伝送装置を複数、伝送路を
介して接続したものにおいて、あるデータ伝送装置自身
又はデータ伝送装置に接続サレるプロセスコントローラ
等が異常になったとき当該データ伝送装置（二置換すべ
く送信アドレス及びフレーム数を設定するメモリと、こ
のメモリのアドレスを設定するアドレス設定部とを具備
するデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16648583A JPS6058745A (ja) | 1983-09-12 | 1983-09-12 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16648583A JPS6058745A (ja) | 1983-09-12 | 1983-09-12 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6058745A true JPS6058745A (ja) | 1985-04-04 |
Family
ID=15832262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16648583A Pending JPS6058745A (ja) | 1983-09-12 | 1983-09-12 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058745A (ja) |
-
1983
- 1983-09-12 JP JP16648583A patent/JPS6058745A/ja active Pending
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