JPS6057645A - Manufacture of semiconductor device - Google Patents
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- JPS6057645A JPS6057645A JP16497283A JP16497283A JPS6057645A JP S6057645 A JPS6057645 A JP S6057645A JP 16497283 A JP16497283 A JP 16497283A JP 16497283 A JP16497283 A JP 16497283A JP S6057645 A JPS6057645 A JP S6057645A
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Abstract
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の配線形成技術に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to wiring formation technology for semiconductor devices.
高集積化、微細化されたIC,LSI等の半導体装置に
おいて、半導体素子の形成されたシリコン半導体基体の
浅いpn接合を有する半導体拡散領域の表面にアルミニ
ウムをコンタクトさせて電極を形成する場合、半導体基
体内へのアルミニウムの拡散による接合破壊を防止する
ためにシリコン入りのアルミニウムを用いて電極や配線
を形成することが知られている。In semiconductor devices such as highly integrated and miniaturized ICs and LSIs, when an electrode is formed by contacting aluminum to the surface of a semiconductor diffusion region having a shallow pn junction of a silicon semiconductor substrate on which a semiconductor element is formed, It is known to form electrodes and wiring using silicon-containing aluminum in order to prevent bond breakdown due to diffusion of aluminum into the base.
このようなシリコン入りのアルミニウム配線を形成する
には、第1図に示すように半導体素子2を有する半導体
基体1の上にシリコンを含んだアルミニウム蒸着膜3を
全面に形成した後、第2図に示すようにパターニングエ
ッチしている。このとき基体1上のシリコン酸化物(S
iO2)等の絶縁膜4表面にシリコンの残滓5が残り、
このままでは絶縁膜4表面で電流リーク不良等をひき起
すためC84系ドライエツチング法でシリコン残滓処理
を行う必要がある。To form such silicon-containing aluminum wiring, an aluminum vapor deposition film 3 containing silicon is formed on the entire surface of a semiconductor substrate 1 having a semiconductor element 2 as shown in FIG. The patterning is etched as shown. At this time, silicon oxide (S
Silicon residue 5 remains on the surface of the insulating film 4 such as iO2),
If left as is, current leakage defects etc. will occur on the surface of the insulating film 4, so it is necessary to process the silicon residue using a C84 dry etching method.
ところで現在の設計ルール及びプロセスでは、シリコン
入りアルミニウムのパターニングマスクの位置誤差によ
り、素子のコンタクト部とアルミニウム配線とがずれて
、第2図に示したように配線形成後に半導体基体の一部
が露出する[目あき」6が生じる可能性がある。このよ
うなr目あき」7があると、シリコン残滓処理工程で第
3図に示すように目あき部の拡散層のシリコンが深くエ
ッチされて凹み7を生じ、半導体素子の特性1例えばト
ランジスタ特性に悪影響を及ぼし半導体装置の信頼性の
低下を来すという問題点が生じるということが本発明者
によってあきらかとされた。By the way, with the current design rules and processes, due to positional errors in the silicon-containing aluminum patterning mask, the contact part of the element and the aluminum wiring become misaligned, resulting in part of the semiconductor substrate being exposed after the wiring is formed, as shown in Figure 2. There is a possibility that a [eye gap]6 may occur. If there is such an R opening 7, the silicon in the diffusion layer in the opening will be deeply etched as shown in Figure 3 during the silicon residue treatment process, creating a recess 7, which will affect the characteristics of the semiconductor element 1, such as transistor characteristics. The inventors of the present invention have found that there is a problem in that the reliability of the semiconductor device is deteriorated due to an adverse effect on the performance of the semiconductor device.
本発明は上記した問題を解消するためになされたもので
あり、その目的とするところは、?1化された半導体素
子にその特性を損うことのないシリコン入りアルミニウ
ム形成技術を提供することにある。The present invention has been made to solve the above-mentioned problems, and what is its purpose? An object of the present invention is to provide a silicon-containing aluminum forming technique that does not impair the characteristics of integrated semiconductor devices.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、半導体素子の形成されたシリコン半導体基体
の表面にシリコンを含むアルミニウムを接触させて電極
(配M)を設けるにあたって、半、導体基体の請出部分
に純アルミニウム蒸着膜を形成した後、シリコンのイオ
ン打込みを行ってアルミ蒸着膜の表層部にあるアルミニ
ウム・シリコン膜を形成し、しかるのちパターニングエ
ッチしてシリコン入りアルミニウム電4riA(配線)
を形成することにより、シリコン残滓処理を行わずにす
むようになり、それによりコンタクト部の目あき部での
シリコンエッチをなくしたものである。That is, in order to provide an electrode (M) by contacting aluminum containing silicon to the surface of a silicon semiconductor substrate on which a semiconductor element is formed, a pure aluminum evaporated film is formed on the protruding portion of the semi-conductor substrate, and then silicon ion implantation is performed to form an aluminum silicon film on the surface layer of the aluminum vapor deposited film, and then patterned and etched to form a silicon-containing aluminum electrode 4RIA (wiring).
By forming this, it is no longer necessary to perform a silicon residue treatment, thereby eliminating the silicon etch at the perforated portion of the contact portion.
第4図乃至第6図は本発明の一実施例であって、半導体
素子の形成されたシリコン半導体基体の表面にシリコン
入りアルミニウム電極を形成する場合のプロセスを工程
断面図により示すものである。FIGS. 4 to 6 show an embodiment of the present invention, and are process sectional views showing a process in which a silicon-containing aluminum electrode is formed on the surface of a silicon semiconductor substrate on which a semiconductor element is formed.
以下各工程に従って説明する。Each step will be explained below.
(1)第4図において、1はシリコン半導体基体、2は
基体表面に形成された半導体素子の一部で例えばエミッ
タ拡散領域で゛ある。4は基体表面に生成した半導体酸
化物(Sin2)等からなる絶縁膜である。この絶縁膜
の一部をホ1〜エッチしてコンタクト部をあけた状態で
純アルミニウムを蒸着して純アルミニウム蒸着膜8を形
成する。(1) In FIG. 4, 1 is a silicon semiconductor substrate, and 2 is a part of a semiconductor element formed on the surface of the substrate, for example, an emitter diffusion region. 4 is an insulating film made of semiconductor oxide (Sin2) or the like formed on the surface of the substrate. A part of this insulating film is etched to form a contact portion, and then pure aluminum is deposited to form a pure aluminum deposited film 8.
(2)アルミニウム蒸着後、第5図に示すようにシリコ
ンのイオン打込みを行ない、純アルミニウム蒸着膜8の
表層部にAQ−8i層9を形成する。(2) After aluminum evaporation, silicon ions are implanted as shown in FIG. 5 to form an AQ-8i layer 9 on the surface layer of the pure aluminum evaporation film 8.
この後アニール処理し、表層部のシリコンをアルミニウ
ム膜内に拡散させる。Thereafter, annealing is performed to diffuse silicon in the surface layer into the aluminum film.
(3)ホトレジストマスクによるパターニングエッチし
て第6図に示すようにシリコン入りアルミニウム電極(
配線)10を形成する。(3) Patterning and etching using a photoresist mask to create a silicon-containing aluminum electrode (
Wiring) 10 is formed.
第7図は本発明をICのトランジスタの電極形成に適用
した場合の実施例を示す。FIG. 7 shows an embodiment in which the present invention is applied to the formation of electrodes of an IC transistor.
同図において、11はP−型シリコン基板、12はn0
型埋込層、13はn−型エピタキシャル層(コレクタ)
、14はP型アイソレーション、15はp型拡散領域(
ベース)、16はn′″型領域(エミッタ)で浅いpn
接合を有する。17は表面酸化物膜(S io 2 )
である。18はベースに接続する電極、19はエミッタ
に接続する電極でこれらは純アルミニウム蒸着膜形成後
その表面にシリコンをイオン打込みし、アニール後パタ
ーニングエッチしたものである。In the figure, 11 is a P-type silicon substrate, 12 is an n0
Type buried layer, 13 is n-type epitaxial layer (collector)
, 14 is a P-type isolation region, 15 is a p-type diffusion region (
base), 16 is an n''' type region (emitter) with a shallow pn
Has a junction. 17 is a surface oxide film (S io 2 )
It is. Reference numeral 18 denotes an electrode connected to the base, and 19 an electrode connected to the emitter.These are obtained by forming a pure aluminum vapor-deposited film, implanting silicon ions into its surface, and patterning and etching it after annealing.
第8図は浅いpn接合を有する拡散領域とショットキ・
バリアダイオードとを一つの半導体基体に形成する場合
に本発明を適用した場合の実施例を示す。Figure 8 shows a diffusion region with a shallow pn junction and a Schottky junction.
An example will be shown in which the present invention is applied to the case where a barrier diode and a barrier diode are formed on one semiconductor substrate.
同図において、20はn型シリコン基体、21はP型拡
散領域、22はn9型領域で浅いpn接合を有する。2
3は表面酸化物膜である。24は純アルミニウム蒸着膜
よりなる電極でn型シリコン基板20との間にショット
キ・バリア25をつくるとともにP要領域21に短絡接
続する。In the figure, 20 is an n-type silicon substrate, 21 is a P-type diffusion region, and 22 is an n9-type region having a shallow pn junction. 2
3 is a surface oxide film. Reference numeral 24 denotes an electrode made of a pure aluminum vapor-deposited film, which forms a Schottky barrier 25 between it and the n-type silicon substrate 20 and is short-circuited to the P-required region 21.
26はn′″型領域22にオーミック接続するシリコン
入りアルミニウム電極である。このシリコン入りアルミ
ニウム電極26は初め純アルミニウム蒸着膜の状態で表
面に部分的にシリコンをイオン打込みすることにより5
i−AQ膜を形成し、アニール後パターニングエッチす
ることにより形成したものである。Reference numeral 26 denotes a silicon-containing aluminum electrode that is ohmically connected to the n''' type region 22.The silicon-containing aluminum electrode 26 is initially formed as a pure aluminum vapor-deposited film by partially implanting silicon ions into its surface.
It was formed by forming an i-AQ film, annealing, and then patterning and etching.
以上実施例で述べた本発明によれば下記のように効果が
得られる。According to the present invention described in the embodiments above, the following effects can be obtained.
(1)純アルミニウム蒸着膜形成後イオン打込み技術に
よりアルミニウムの表層部のみにシリコンを打込むため
に、アルミニウム配線形成時にはシリコンの残滓が現わ
れることがない。したがってシリコンの残滓エッチ処理
の必要がなく、コンタクト部が「目あき」状態になった
場合でも拡散層がエッチされることによる特性劣化のお
それはなくなる。(1) Since silicon is implanted only into the surface layer of the aluminum by ion implantation technology after the pure aluminum vapor deposition film is formed, no silicon residue appears when forming the aluminum wiring. Therefore, there is no need to etch the silicon residue, and even if the contact portion becomes "open", there is no risk of deterioration of characteristics due to etching of the diffusion layer.
(2)アルミニウム配線後のアニール処理により、アル
ミニウム中のシリコンは全体的に拡散するため、純アル
ミニウ11の場合のようにアルミニウムがシリコン基体
内へ拡散して接合破壊を生じるおそれはなくなる。(2) Since silicon in the aluminum is diffused throughout the aluminum by annealing after aluminum wiring, there is no risk of aluminum diffusing into the silicon substrate and causing junction breakdown as in the case of pure aluminum 11.
(3)一層配線に容易にAQ−8i蒸着膜が適用できる
ため、耐温性が向上する。(3) Temperature resistance is improved because the AQ-8i deposited film can be easily applied to single-layer wiring.
(4)仮にコンタクトホールの位置ずれr目あき」があ
ったとしてもSi残滓処理に起因するSiのオーバエッ
チがないのでコンタクトホールの位置ずれを考慮したア
ルミニウム配線幅余裕を最小にでき、半導体装置の高集
積化、微細化が可能となる。(4) Even if there is a misalignment of the contact hole, there is no over-etching of Si due to Si residue treatment, so the aluminum wiring width allowance can be minimized considering the misalignment of the contact hole, and the semiconductor device High integration and miniaturization will become possible.
(5)実施例(第8図)で述べたように、純アルミニウ
ム蒸着膜表面に対してシリコンを部分的しこイオン打込
みすることにより、ショットキ・ノベリア・ダイオード
を含む回路やポンプイングツ(ラド部分のアルミニウム
に対してシリコンの導入を制御することができる。すな
わちシリコン人すアルミニウムの場合、ショク1−キ・
バリア・ダイオードではバリアハイドが高くなるため、
純アルミニウムの状態でバリアを形成することが望まし
6t。(5) As described in the example (Fig. 8), by partially implanting silicon into the surface of the pure aluminum vapor-deposited film, circuits including Schottky-Nobelia diodes and pumping devices (rad portions) are formed. It is possible to control the introduction of silicon into aluminum.
Barrier diodes have higher barrier hydrides, so
It is desirable to form a barrier in the state of pure aluminum, which is 6t.
又、ポンディングパッドはワイヤのボンダビリティから
シリコンの入らないアルミニウムを残しておくことが望
ましい。Further, it is desirable to leave the bonding pad made of silicon-free aluminum from the viewpoint of wire bondability.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、アルミニウ
ム配線は単層に限らず、2層、3層などの多層構造の場
合についても同様に適用して有効である。その場合、層
間及び保護用絶縁膜としてポリイミド系樹脂膜などの有
機絶縁膜を使用することができる。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the aluminum wiring is not limited to a single layer, but is equally applicable to multilayer structures such as two or three layers. In that case, an organic insulating film such as a polyimide resin film can be used as an interlayer and protective insulating film.
本発明は微細化構造のICにおいてシリコン入りアルミ
ニウム配線を形成する半導体装置全般に利用することが
できる。The present invention can be used in general semiconductor devices in which silicon-containing aluminum wiring is formed in ICs with miniaturized structures.
第1図万言第3図は、シリコン入りアルミニウム配線を
形成する場合のプロセスの例を示す工程断面図である。
第4図万言第6図は、本発明の一実施例であってシリコ
ン入りアルミニウム配線を形成する場合のプロセスを示
す工程断面図である。
第7図は本発明の他の実施例であって、シリコン入りア
ルミニウム配線を形成した半導体装置の一部構造を示す
断面図である。
第8図は本発明のさらに他の実施例であって、シリコン
入りアルミニウム配線を形成した半導体装置の一部構造
を示す断面図である。
1・・・シリコン半導体基体、2・・・半導体素子、3
・・・シリコン入りアルミニウム配線、4・・・絶縁膜
、5・・・シリコン残滓、6・・・「目あき部」、7・
・・凹部、8・・・純アルミニウム蒸着膜、9・・・A
Q−8i層、lO・・・シリコン入りアルミニウム電極
。
第 1 図
3
第 41!!・
グ
\
第 5 図 2
ど
第 6 図FIG. 1 and FIG. 3 are process cross-sectional views showing an example of a process for forming silicon-containing aluminum wiring. FIG. 4 and FIG. 6 are process sectional views showing a process for forming silicon-containing aluminum wiring according to an embodiment of the present invention. FIG. 7 is another embodiment of the present invention, and is a sectional view showing a partial structure of a semiconductor device in which silicon-containing aluminum wiring is formed. FIG. 8 is still another embodiment of the present invention, and is a sectional view showing a partial structure of a semiconductor device in which silicon-containing aluminum wiring is formed. DESCRIPTION OF SYMBOLS 1... Silicon semiconductor base, 2... Semiconductor element, 3
... Aluminum wiring containing silicon, 4... Insulating film, 5... Silicon residue, 6... "Opening part", 7.
...Concave portion, 8...Pure aluminum vapor deposited film, 9...A
Q-8i layer, lO...aluminum electrode containing silicon. 1st Figure 3 41st! !・ \ Figure 5 2 Figure 6
Claims (1)
金属層に前記半導体基体を構成する材料を導入する工程
と前記金属層の一部を選択的に除去し電極又は配線を形
成する工程とを含むことを特徴とする半導体装置の製造
法。 2、前記金属層は、アルミニウムより成り、前記半導体
基体を構成する材料はシリコンである特許請求の範囲第
一項記載の半導体装置の製造法。[Scope of Claims] (2) A step of forming a metal layer on the surface of a semiconductor substrate, a step of introducing a material constituting the semiconductor substrate into the metal layer, and a step of selectively removing a part of the metal layer to form an electrode. or a step of forming wiring. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the metal layer is made of aluminum, and the material constituting the semiconductor substrate is silicon.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16497283A JPS6057645A (en) | 1983-09-09 | 1983-09-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16497283A JPS6057645A (en) | 1983-09-09 | 1983-09-09 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057645A true JPS6057645A (en) | 1985-04-03 |
Family
ID=15803377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16497283A Pending JPS6057645A (en) | 1983-09-09 | 1983-09-09 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057645A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416597U (en) * | 1990-05-31 | 1992-02-12 |
-
1983
- 1983-09-09 JP JP16497283A patent/JPS6057645A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416597U (en) * | 1990-05-31 | 1992-02-12 |
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