KR100454075B1 - Method of manufacturing bipolar transistor in semiconductor device - Google Patents
Method of manufacturing bipolar transistor in semiconductor device Download PDFInfo
- Publication number
- KR100454075B1 KR100454075B1 KR10-2002-0032544A KR20020032544A KR100454075B1 KR 100454075 B1 KR100454075 B1 KR 100454075B1 KR 20020032544 A KR20020032544 A KR 20020032544A KR 100454075 B1 KR100454075 B1 KR 100454075B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- etching
- epitaxial layer
- base
- Prior art date
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
- B65H54/00—Winding, coiling, or depositing filamentary material
- B65H54/02—Winding and traversing material on to reels, bobbins, tubes, or like package cores or formers
- B65H54/22—Automatic winding machines, i.e. machines with servicing units for automatically performing end-finding, interconnecting of successive lengths of material, controlling and fault-detecting of the running material and replacing or removing of full or empty cores
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
- B65H75/00—Storing webs, tapes, or filamentary material, e.g. on reels
- B65H75/02—Cores, formers, supports, or holders for coiled, wound, or folded material, e.g. reels, spindles, bobbins, cop tubes, cans, mandrels or chucks
- B65H75/34—Cores, formers, supports, or holders for coiled, wound, or folded material, e.g. reels, spindles, bobbins, cop tubes, cans, mandrels or chucks specially adapted or mounted for storing and repeatedly paying-out and re-storing lengths of material provided for particular purposes, e.g. anchored hoses, power cables
- B65H75/38—Cores, formers, supports, or holders for coiled, wound, or folded material, e.g. reels, spindles, bobbins, cop tubes, cans, mandrels or chucks specially adapted or mounted for storing and repeatedly paying-out and re-storing lengths of material provided for particular purposes, e.g. anchored hoses, power cables involving the use of a core or former internal to, and supporting, a stored package of material
- B65H75/44—Constructional details
- B65H75/4481—Arrangements or adaptations for driving the reel or the material
- B65H75/4486—Electric motors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/06—Coil winding
Landscapes
- Bipolar Transistors (AREA)
Abstract
본 발명은 반도체 소자의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 매립형 바이폴라 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 베이스 폭을 증가시켜 트랜지스터의 성능을 향상시킬 수 있는 기술을 제공한다. 이를 위한 본 발명에 의한 반도체 소자의 바이폴라 트랜지스터 제조 방법은, 실리콘 기판 위에 형성된 제 1 산화막과 질화막을 감광막 패턴에 의해 식각한 다음 상기 실리콘 기판을 소정의 깊이로 식각하는 단계; 상기 질화막을 제거한 후 상기 제 1 산화막을 제 1 에피텍셜층(Epitaxial layer)이 형성될 부분에만 제거하는 단계; 상기 실리콘 기판과 반대 타입(Type)을 갖는 제 1 에피텍셜층을 상기 구조물 위에 형성한 후 남은 제 1 산화막을 제거하고, 연속적으로 상기 제 1 에피텍셜층과 반대 타입(Type)을 갖는 제 2 에피텍셜층을 베이스로 형성하는 단계; 상기 구조물 위에 제 2 산화막을 형성한 다음 소정 부분을 식각하고, 이미터 형성을 위한 폴리 실리콘층을 형성한 다음, 상기 제 2 산화막이 드러날 때까지 화학적기계적연마(CMP) 공정으로 평탄화하여 매립된 형태의 이미터를 형성하는 단계; 상기 제 2 산화막을 제거한 다음, 제 1 감광막을 상기 구조물 위에 형성하여 베이스 전극하단에 베이스 에피텍셜층과 같은 타입(Type)의 확산층을 이온 주입을 통하여 형성하는 단계; 상기 제 1 감광막을 제거한 후 제 2 감광막을 형성하여 이온 주입을 통하여 콜렉터 전극하단에 콜렉터와 같은 타입의 샬로우 확산층을 형성하는 단계; 상기 제 2 감광막을 제거한 후 층간 절연 산화막을 형성하는 단계; 상기 층간 절연 산화막을 콘택하여 금속 물질을매립한 다음 화학적기계적연마(CMP) 공정을 통하여 매립된 층간 연결 콘택홀을 분리하는 단계; 및 상기 구조물 위에 제 1 금속 배선을 형성하여 하부 전도층과 연결하고, 상기 제 1 금속 배선을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar transistor of a semiconductor device, and provides a technology capable of improving the performance of a transistor by increasing the base width of the bipolar transistor by manufacturing a buried bipolar transistor. A method of manufacturing a bipolar transistor of a semiconductor device according to the present invention may include etching the first oxide film and the nitride film formed on a silicon substrate by a photoresist pattern, and then etching the silicon substrate to a predetermined depth; Removing the nitride layer and removing the first oxide layer only at a portion where a first epitaxial layer is to be formed; After forming a first epitaxial layer having a type opposite to the silicon substrate on the structure, the remaining first oxide layer is removed, and a second epitaxial layer having a type opposite to the first epitaxial layer is continuously formed. Forming a technical layer as a base; A second oxide film is formed on the structure, and then a predetermined portion is etched, a polysilicon layer is formed to form an emitter, and then the planarized shape is buried by chemical mechanical polishing (CMP) process until the second oxide film is exposed. Forming an emitter of; Removing the second oxide film, and then forming a first photoresist film on the structure to form a diffusion layer of the same type as the base epitaxial layer through ion implantation under the base electrode; Removing the first photoresist film and forming a second photoresist film to form a shallow diffusion layer of a collector-like type under the collector electrode through ion implantation; Removing the second photoresist film and forming an interlayer insulating oxide film; Contacting the interlayer insulating oxide layer to bury a metal material, and thereafter separating the interlayer contact hole buried through a chemical mechanical polishing (CMP) process; And forming a first metal wire on the structure to connect the lower conductive layer, and etching the first metal wire to form a pattern.
Description
본 발명은 반도체 소자의 바이폴라 트랜지스터 제조 방법에 관한 것으로, 특히 매립형 바이폴라 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 베이스폭(Base Width)을 증가시켜 트랜지스터의 성능을 향상시킨 반도체 소자의 바이폴라 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a bipolar transistor of a semiconductor device, and more particularly, to a method of manufacturing a bipolar transistor of a semiconductor device in which a base width of a bipolar transistor is increased by manufacturing a buried bipolar transistor.
일반적으로, 반도체 기판내에서 P형의 반도체와 N형의 반도체 영역이 접하여 형성되는 PN 접합은 정류특성을 가지고 있으며, 반도체 소자의 가장 기본적인 구성요소이다. 이러한 PN 접합이 2층으로 구성된 것이 바이폴라 트랜지스터이다. 이러한 바이폴라 트랜지스터는 한쪽의 PN 접합으로 순방향 바이어스를 가하고, 다른 한쪽의 PN 접합으로 역방향 바이어스를 가하여 전자 및 정공의 이동을 유도한다.In general, a PN junction formed by contacting a P-type semiconductor and an N-type semiconductor region in a semiconductor substrate has rectifying characteristics and is the most basic component of a semiconductor device. It is a bipolar transistor in which such a PN junction consists of two layers. Such bipolar transistors apply forward bias to one PN junction and reverse bias to the other PN junction to induce the movement of electrons and holes.
한편, 바이폴라 트랜지스터를 제조할 때, 콜렉터의 직렬저항을 최소화 하기 위해 에피텍셜층(Epitaxial Layer)을 관통하여 에피텍셜층과 기판 사이에 존재하는 고농도의 N형 불순물 매몰층과 닿도록 N형 불순물을 확산시키는 싱크(Sink) 공정을 이용한다.On the other hand, when manufacturing a bipolar transistor, in order to minimize the series resistance of the collector, the N-type impurity is introduced to penetrate the epitaxial layer and contact the high concentration N-type impurity buried layer existing between the epitaxial layer and the substrate. A sink process is used to diffuse.
종래의 반도체 소자에서는 반도체 소자의 디자인 룰(Design Rule)이 점점 작아짐에 따라 바이폴라 트랜지스터의 이득과 함께 바이폴라 트랜지스터의 구동 전류를 증가시키는데 많은 어려움이 있었다. 또한, 바이폴라 트랜지스터의 이득을 증가시키기 위해서는 베이스(Base) 폭을 줄여야 하는데. 이를 위해 얇은 층의 에피텍셜층(Epitaxial layer)을 성장하는데도 많은 어려움이 있었다.In the conventional semiconductor device, as the design rule of the semiconductor device becomes smaller, there are many difficulties in increasing the driving current of the bipolar transistor with the gain of the bipolar transistor. In addition, to increase the gain of the bipolar transistor, the base width must be reduced. To this end, there have been many difficulties in growing a thin epitaxial layer.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 매립형 바이폴라 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 베이스 폭(Base Width)을 증가시켜 트랜지스터의 성능을 향상시킨 반도체 소자의바이폴라 트랜지스터 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to increase the base width of the bipolar transistor by manufacturing a buried bipolar transistor to improve the performance of the transistor bipolar transistor manufacturing method of a semiconductor device. To provide.
도 1 내지 도 8은 본 발명에 의한 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도1 to 8 are cross-sectional views illustrating a method of manufacturing a bipolar transistor according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 : 실리콘 기판 2 : 산화막1: silicon substrate 2: oxide film
3 : 질화막 4 : 제 1 에픽텍셜층3: nitride film 4: first epitaxial layer
5 : 제 2 에픽텍셜층 6 : 확산층5: second epitaxial layer 6: diffusion layer
7 : 이미터 8 : 제 1 감광막7: emitter 8: first photosensitive film
9 : 확산층 10 : 제 2 감광막9 Diffusion Layer 10 Second Photosensitive Film
11 : 얇은 확산층 12 : 층간 절연 산화막11: thin diffusion layer 12: interlayer insulating oxide film
13 : 콘택홀 14 : 제 1 금속 배선13 contact hole 14 first metal wiring
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 바이폴라 트랜지스터 제조 방법은,Bipolar transistor manufacturing method of a semiconductor device of the present invention for achieving the above object,
실리콘 기판 위에 형성된 제 1 산화막과 질화막을 감광막 패턴에 의해 식각한 다음 상기 실리콘 기판을 소정의 깊이로 식각하는 단계;Etching the first oxide film and the nitride film formed on the silicon substrate by a photoresist pattern, and then etching the silicon substrate to a predetermined depth;
상기 질화막을 제거한 후 상기 제 1 산화막을 제 1 에피텍셜층(Epitaxial layer)이 형성될 부분에만 제거하는 단계;Removing the nitride layer and removing the first oxide layer only at a portion where a first epitaxial layer is to be formed;
상기 실리콘 기판과 반대 타입(Type)을 갖는 제 1 에피텍셜층을 상기 구조물 위에 형성한 후 남은 제 1 산화막을 제거하고, 연속적으로 상기 제 1 에피텍셜층과 반대 타입(Type)을 갖는 제 2 에피텍셜층을 베이스로 형성하는 단계;After forming a first epitaxial layer having a type opposite to the silicon substrate on the structure, the remaining first oxide layer is removed, and a second epitaxial layer having a type opposite to the first epitaxial layer is continuously formed. Forming a technical layer as a base;
상기 구조물 위에 제 2 산화막을 형성한 다음 소정 부분을 식각하고, 이미터 형성을 위한 폴리 실리콘층을 형성한 다음, 상기 제 2 산화막이 드러날 때까지 화학적기계적연마(CMP) 공정으로 평탄화하여 매립된 형태의 이미터를 형성하는 단계;A second oxide film is formed on the structure, and then a predetermined portion is etched, a polysilicon layer is formed to form an emitter, and then the planarized shape is buried by chemical mechanical polishing (CMP) process until the second oxide film is exposed. Forming an emitter of;
상기 제 2 산화막을 제거한 다음, 제 1 감광막을 상기 구조물 위에 형성하여 베이스 전극하단에 베이스 에피텍셜층과 같은 타입(Type)의 확산층을 이온 주입을 통하여 형성하는 단계;Removing the second oxide film, and then forming a first photoresist film on the structure to form a diffusion layer of the same type as the base epitaxial layer through ion implantation under the base electrode;
상기 제 1 감광막을 제거한 후 제 2 감광막을 형성하여 이온 주입을 통하여 콜렉터 전극하단에 콜렉터와 같은 타입의 샬로우 확산층을 형성하는 단계;Removing the first photoresist film and forming a second photoresist film to form a shallow diffusion layer of a collector-like type under the collector electrode through ion implantation;
상기 제 2 감광막을 제거한 후 층간 절연 산화막을 형성하는 단계;Removing the second photoresist film and forming an interlayer insulating oxide film;
상기 층간 절연 산화막을 콘택하여 금속 물질을 매립한 다음 화학적기계적연마(CMP) 공정을 통하여 매립된 층간 연결 콘택홀을 분리하는 단계; 및Contacting the interlayer insulating oxide layer to bury a metal material and then separating the interlayer contact hole buried through a chemical mechanical polishing (CMP) process; And
상기 구조물 위에 제 1 금속 배선을 형성하여 하부 전도층과 연결하고, 상기 제 1 금속 배선을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a first metal wire on the structure to connect the lower conductive layer, and etching the first metal wire to form a pattern.
상기 콜렉터 부분에 있는 서로 타입(Type)이 다른 제 1 및 제 2 에피텍셜층이 이온 주입에 의하여 같은 형으로 되는 것을 특징으로 한다.The first and second epitaxial layers having different types in the collector portion may be of the same type by ion implantation.
상기 콜렉터 콘택홀 식각시 에피텍셜층과 같은 타입의 확산층에 의하여 콘택홀의 식각 마진을 확보하는 것을 특징으로 한다.When the collector contact hole is etched, the etching margin of the contact hole is secured by a diffusion layer of the same type as the epitaxial layer.
상기 베이스 부분의 콘택홀이 형성되는 부분에 베이스 에피텍셜층과 같은 타입의 확산층을 형성함으로서, 콘택홀 식각시 베이스 에피텍셜층이 과잉 식각되더라도 확산에 연결되게하여 콘택홀의 식각 마진을 확보하는 것을 특징으로 한다.By forming a diffusion layer of the same type as the base epitaxial layer in a portion where the contact hole of the base portion is formed, the contact epitaxial layer is connected to diffusion even when the base epitaxial layer is excessively etched to secure an etching margin of the contact hole. It is done.
상기 실리콘 기판 식각시 식각 목표에 의하여 베이스의 넓이를 조절하는 것을 특징으로 한다.The area of the base is controlled by the etching target during the silicon substrate etching.
상기 목적을 달성하기 위한 본 발명의 다른 반도체 소자의 바이폴라 트랜지스터 제조 방법은,Bipolar transistor manufacturing method of another semiconductor device of the present invention for achieving the above object,
실리콘 기판 위에 형성된 제 1 산화막과 질화막을 감광막 패턴에 의해 식각한 다음 상기 실리콘 기판을 소정의 깊이로 식각하는 단계;Etching the first oxide film and the nitride film formed on the silicon substrate by a photoresist pattern, and then etching the silicon substrate to a predetermined depth;
상기 질화막을 제거한 후 상기 제 1 산화막을 제 1 에피텍셜층(Epitaxial layer)이 형성될 부분에만 제거하는 단계;Removing the nitride layer and removing the first oxide layer only at a portion where a first epitaxial layer is to be formed;
상기 실리콘 기판과 같은 타입(Type)을 갖는 제 1 에피텍셜층을 상기 구조물위에 형성한 후 남은 제 1 산화막을 제거하고, 연속적으로 상기 제 1 에피텍셜층과 반대 타입(Type)을 갖는 제 2 에피텍셜층을 베이스로 형성하는 단계;After forming the first epitaxial layer having the same type as the silicon substrate on the structure, the remaining first oxide layer is removed, and the second epitaxial layer having the opposite type as the first epitaxial layer is continuously formed. Forming a technical layer as a base;
상기 구조물 위에 제 2 산화막을 형성한 다음 소정 부분을 식각하고, 이미터 형성을 위한 폴리 실리콘층을 형성한 다음, 상기 제 2 산화막이 드러날 때까지 화학적기계적연마(CMP) 공정으로 평탄화하여 매립된 형태의 이미터를 형성하는 단계;A second oxide film is formed on the structure, and then a predetermined portion is etched, a polysilicon layer is formed to form an emitter, and then the planarized shape is buried by chemical mechanical polishing (CMP) process until the second oxide film is exposed. Forming an emitter of;
상기 제 2 산화막을 제거한 다음, 제 1 감광막을 상기 구조물 위에 형성하여 베이스 전극하단에 베이스 에피텍셜층과 같은 타입(Type)의 확산층을 이온 주입을 통하여 형성하는 단계;Removing the second oxide film, and then forming a first photoresist film on the structure to form a diffusion layer of the same type as the base epitaxial layer through ion implantation under the base electrode;
상기 제 1 감광막을 제거한 후 제 2 감광막을 형성하여 이온 주입을 통하여 콜렉터 전극하단에 콜렉터와 같은 타입의 샬로우 확산층을 형성하는 단계;Removing the first photoresist film and forming a second photoresist film to form a shallow diffusion layer of a collector-like type under the collector electrode through ion implantation;
상기 제 2 감광막을 제거한 후 층간 절연 산화막을 형성하는 단계;Removing the second photoresist film and forming an interlayer insulating oxide film;
상기 층간 절연 산화막을 콘택하여 금속 물질을 매립한 다음 화학적기계적연마(CMP) 공정을 통하여 매립된 층간 연결 콘택홀을 분리하는 단계; 및Contacting the interlayer insulating oxide layer to bury a metal material and then separating the interlayer contact hole buried through a chemical mechanical polishing (CMP) process; And
상기 구조물 위에 제 1 금속 배선을 형성하여 하부 전도층과 연결하고, 상기 제 1 금속 배선을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a first metal wire on the structure to connect the lower conductive layer, and etching the first metal wire to form a pattern.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 8은 본 발명에 의한 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a bipolar transistor according to the present invention.
먼저, 도 1에 도시된 바와 같이, 실리콘 기판(1) 위에 산화막(2)과 질화막(3)을 증착한 후 감광막(도시되지 않음)을 도포하여 패턴을 형성한다. 그 다음, 감광막 패턴에 의해 상기 질화막(3)과 산화막(2)을 상기 실리콘 기판(1)이 드러나도록 완전히 식각한다.First, as shown in FIG. 1, the oxide film 2 and the nitride film 3 are deposited on the silicon substrate 1, and then a photosensitive film (not shown) is applied to form a pattern. Then, the nitride film 3 and the oxide film 2 are etched completely so that the silicon substrate 1 is exposed by the photosensitive film pattern.
그 다음, 도 2에 도시된 바와 같이, 상기 질화막(3)을 제거한 후 에피텍셜층(Epitaxial layer; 도 3에서 4) 성장의 저지(blocking)를 위한 산화막(2)을 에피텍셜층이 형성되는 부분에만 제거한다.Next, as shown in FIG. 2, after the nitride film 3 is removed, an epitaxial layer is formed on the oxide film 2 for blocking growth of an epitaxial layer (4 in FIG. 3). Remove only part.
그 다음, 도 3에 도시된 바와 같이, 상기 실리콘 기판(1) 상부에 바이폴라 트랜지스터의 콜렉터를 위한 한가지 타입(Type)을 가지는 에피텍셜층(4)을 성장 시킨 후, 남은 산화막(2)을 제거한다. 이어서, 연속적으로 상기 구조물 위에 에피텍셜층(4)과 반대 타입(Type)의 얇은(Thin) 에피텍셜층(5)을 바이폴라 트랜지스터의 베이스로 형성한다.Next, as shown in FIG. 3, the epitaxial layer 4 having one type for the collector of the bipolar transistor is grown on the silicon substrate 1, and then the remaining oxide film 2 is removed. do. Subsequently, a thin epitaxial layer 5 of a type opposite to the epitaxial layer 4 is successively formed on the structure as the base of the bipolar transistor.
그 다음, 상기 구조물 위에 산화막(6)을 성장한 다음 원하는 부분을 식각한다. 그 다음, 이미터를 형성하기 위해 상기 구조물 위에 폴리 실리콘층(7)을 형성한다.Next, an oxide film 6 is grown on the structure, and then a desired portion is etched. A polysilicon layer 7 is then formed over the structure to form an emitter.
그 다음, 도 4에 도시된 바와 같이, 상기 폴리 실리콘층(7)을 상기 산화막(6)이 드러날 때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화한다. 이로 인해, 상기 폴리 실리콘층(7)은 매립된 형태의 이미터(7)를 형성한다.4, the polysilicon layer 7 is then planarized by a chemical mechanical polishing (CMP) process until the oxide film 6 is exposed. Thus, the polysilicon layer 7 forms an emitter 7 of buried form.
그 다음, 도 5에 도시된 바와 같이, 상기 산화막(6)을 제거하여 원하는 바이폴라 트랜지스터를 완성한다.Then, as shown in FIG. 5, the oxide film 6 is removed to complete the desired bipolar transistor.
그 다음, 도 6에 도시된 바와 같이, 감광막(8)을 상기 구조물 위에 증착하여 베이스 전극하단에 베이스 에피텍셜층(5)과 같은 타입(Type)의 확산층(9)을 이온 주입을 통하여 형성한다.Next, as shown in FIG. 6, a photosensitive film 8 is deposited on the structure to form a diffusion layer 9 of the same type as the base epitaxial layer 5 under the base electrode through ion implantation. .
그 다음, 도 7에 도시된 바와 같이, 상기 감광막(8)을 제거하고, 다시 감광막(10)을 도포한 후 이온 주입을 통하여 콜렉터 전극하단에 콜렉터와 같은 타입의 샬로우 확산층(11)을 형성한다. 이 때, 콜렉터 부분(A 영역)에 있는 서로 타입(Type)이 다른 에피텍셜층(4,5)이 이온 주입에 의하여 같은 형으로 된다.Next, as shown in FIG. 7, the photosensitive film 8 is removed, the photosensitive film 10 is applied again, and a shallow diffusion layer 11 of a collector-like type is formed under the collector electrode through ion implantation. do. At this time, epitaxial layers 4 and 5 having different types in the collector portion (A region) are of the same type by ion implantation.
그 다음, 상기 감광막(10)을 제거한 후 이 구조물 위에 층간 절연 산화막(12)을 증착한다. 그 다음, 콘택홀 마스크(Contact Hole Mask)를 사용하여 원하는 부분에 콘택 홀을 형성한 후 금속 물질을 매립한다. 그 다음, 화학적기계적연마(CMP) 공정을 통하여 매립된 층간 연결 콘택홀(13)을 분리한다.Then, after removing the photosensitive film 10, an interlayer insulating oxide film 12 is deposited on the structure. Next, a contact hole is formed in a desired portion using a contact hole mask, and then a metal material is embedded. Then, the buried interlayer contact hole 13 is separated through a chemical mechanical polishing (CMP) process.
그 다음, 제 1 금속 배선(14)을 증착하여 하부 전도층(Base, Emitter, Collector)과 연결하고, 제 1 금속 배선 마스크를 사용하여 상기 제 1 금속 배선(14)을 식각하여 패턴을 형성하므로써, 바이폴라 트랜지스터를 완성한다.Then, the first metal wiring 14 is deposited to be connected to the lower conductive layer (Base, Emitter, Collector), and the first metal wiring 14 is etched using a first metal wiring mask to form a pattern. To complete the bipolar transistor.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 반도체 소자의 바이폴라 트랜지스터 제조 방법에 의하면, 매립형 바이폴라 트랜지스터를 제조함으로써 바이폴라 트랜지스터의 베이스 폭(Base Width)을 증가시켜 트랜지스터의 성능을 향상시킬 수 있다. 또한, 공정을 줄일 수 있고 CMOS 공정과의 호환이 가능하여 비용을절감할 수 있는 효과가 있다.As described in detail above, according to the method of manufacturing a bipolar transistor of a semiconductor device according to the present invention, by manufacturing a buried bipolar transistor, it is possible to increase the base width of the bipolar transistor to improve the performance of the transistor. In addition, the process can be reduced and the compatibility with the CMOS process can reduce the cost.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0032544A KR100454075B1 (en) | 2002-06-11 | 2002-06-11 | Method of manufacturing bipolar transistor in semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0032544A KR100454075B1 (en) | 2002-06-11 | 2002-06-11 | Method of manufacturing bipolar transistor in semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030095037A KR20030095037A (en) | 2003-12-18 |
KR100454075B1 true KR100454075B1 (en) | 2004-10-26 |
Family
ID=32386602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0032544A KR100454075B1 (en) | 2002-06-11 | 2002-06-11 | Method of manufacturing bipolar transistor in semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100454075B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920017171A (en) * | 1991-02-13 | 1992-09-26 | 문정환 | Method of forming buried layer of bipolar transistor |
JPH0653424A (en) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | Lateral bipolr transistor matched to vertical-type gate cmos |
KR19980058392A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Bimos type power semiconductor device and manufacturing method thereof |
KR19990008495A (en) * | 1997-07-01 | 1999-02-05 | 윤종용 | High speed bipolar transistor and manufacturing method thereof |
-
2002
- 2002-06-11 KR KR10-2002-0032544A patent/KR100454075B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920017171A (en) * | 1991-02-13 | 1992-09-26 | 문정환 | Method of forming buried layer of bipolar transistor |
JPH0653424A (en) * | 1992-06-18 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | Lateral bipolr transistor matched to vertical-type gate cmos |
KR19980058392A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Bimos type power semiconductor device and manufacturing method thereof |
KR19990008495A (en) * | 1997-07-01 | 1999-02-05 | 윤종용 | High speed bipolar transistor and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR20030095037A (en) | 2003-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0169275B1 (en) | Semiconductor device having trench structure for element isolating regions and fabricating method therefor | |
KR100281908B1 (en) | Semiconductor device and manufacturing method | |
US6630377B1 (en) | Method for making high-gain vertical bipolar junction transistor structures compatible with CMOS process | |
US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
US7785974B2 (en) | Methods of employing a thin oxide mask for high dose implants | |
JPH118387A (en) | Semiconductor device and manufacture thereof | |
US7816763B2 (en) | BJT and method for fabricating the same | |
JP2004006821A (en) | Bipolar transistor | |
US7642154B2 (en) | BiCMOS device and method of manufacturing a biCMOS device | |
JPS62113471A (en) | Formation of external factor base region doped with high concentration and shallow depth in bipolar transistor | |
KR100454075B1 (en) | Method of manufacturing bipolar transistor in semiconductor device | |
US6790736B2 (en) | Method for manufacturing and structure of semiconductor device with polysilicon definition structure | |
KR100442785B1 (en) | Method of manufacturing Bi-CMOS transistor | |
US5355015A (en) | High breakdown lateral PNP transistor | |
CN1122303C (en) | Method for fabricating semiconductor device | |
KR100273120B1 (en) | Method for manufacturing bipolar transistors | |
KR100368608B1 (en) | semiconductor device and method for manufacturing the same | |
KR100286349B1 (en) | Method of fabricating a semiconductor device | |
KR100233292B1 (en) | A method fabricating bipolar jumction transistor | |
JPH0786586A (en) | Semiconductor device and manufacture thereof | |
KR0161200B1 (en) | Method for fabricating bipolar transistor | |
KR100264519B1 (en) | Method for fabricating bipolar transistor | |
KR100368609B1 (en) | semiconductor device and method for manufacturing the same | |
JPH05275637A (en) | Method of manufacturing complementary semiconductor device | |
KR100398581B1 (en) | Method for manufacturing of bipolar transistor of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110920 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |