JPH08236617A - Fabrication of semiconductor device - Google Patents
Fabrication of semiconductor deviceInfo
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- JPH08236617A JPH08236617A JP3509395A JP3509395A JPH08236617A JP H08236617 A JPH08236617 A JP H08236617A JP 3509395 A JP3509395 A JP 3509395A JP 3509395 A JP3509395 A JP 3509395A JP H08236617 A JPH08236617 A JP H08236617A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリコン半導体基板中の拡散層とシリコン
含有合金膜とのコンタクト形成方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a contact between a diffusion layer in a silicon semiconductor substrate and a silicon-containing alloy film.
【０００２】[0002]
【従来の技術】半導体素子の高集積化・高速化に伴い配
線構造やトランジスタのゲート電極の微細化が進められ
ている。特に、最近のＶＬＳＩでは、基板との電気的な
接続を確保するために形成されるコンタクトホールが微
細化し、アスペクト比が増加して配線金属を埋め込むこ
とが困難になってきている。2. Description of the Related Art As semiconductor devices become highly integrated and operate at high speed, wiring structures and transistor gate electrodes are being miniaturized. In particular, in recent VLSIs, contact holes formed to secure electrical connection with a substrate are miniaturized, the aspect ratio is increased, and it is becoming difficult to embed wiring metal.
【０００３】また、シリコン基板を用いたＬＳＩの配線
金属には、加工性に優れ、シリコン酸化膜との密着性が
良く、低抵抗であり安価であるという理由でアルミニウ
ム（Ａｌ）が使われてきたが、配線金属形成後の熱処理
により基板中のシリコン（Ｓｉ）が配線金属のＡｌ中に
溶け込み、Ａｌが基板のＳｉ中にスパイク状に進入する
スパイク現象によりｐｎ接合が破壊されるという問題が
あった。そこで、スパイク現象による素子の破壊を防ぐ
ためにあらかじめＡｌにＳｉを１％程度添加し、更にエ
レクトロマイグレーション（電流の影響によって金属の
原子が動く現象）耐性の向上のため銅（Ｃｕ）を添加し
た配線金属が使われている。Aluminum (Al) has been used as a wiring metal for an LSI using a silicon substrate because it has excellent workability, good adhesion to a silicon oxide film, low resistance, and low cost. However, there is a problem that the silicon (Si) in the substrate is melted into Al of the wiring metal due to the heat treatment after the formation of the wiring metal, and the pn junction is destroyed by a spike phenomenon in which Al penetrates into Si of the substrate in a spike shape. there were. Therefore, in order to prevent destruction of the element due to the spike phenomenon, about 1% of Si is added to Al in advance, and further copper (Cu) is added to improve resistance to electromigration (a phenomenon in which metal atoms move due to the influence of current). Metal is used.
【０００４】従来のＬＳＩにおける拡散層と配線金属と
のコンタクト形成方法を図２を用いて説明する。ｐ形シ
リコン半導体基板１１中に拡散等により高濃度ｎ形層
（ｎ＋層）１２を形成する。次に、化学的気相成長法
（ＣＶＤ法）などにより、窒化膜１３を４０ｎｍの厚さ
に成膜し、ＢＰＳＧ（ボロンとリンを拡散したシリコン
酸化膜）よりなる層間絶縁膜１４を７００ｎｍの厚さに
成膜する。その後、窒素雰囲気中で９００℃の温度にお
いて３０分間の熱処理を行う。次に、層間絶縁膜１４上
にコンタクトホールパターンに対応した開孔を有する第
４のレジスト層（図示せず）を通常のフォトリソグラフ
ィ技術により形成し、前記第４のレジスト層をマスクと
して反応性ドライエッチング（ＲＩＥ）装置などにより
層間絶縁膜１４と窒化膜１３とを異方性エッチングして
コンタクトホール１６を形成する。続いて前記レジスト
層をＯ2 プラズマ処理、有機溶剤処理などによって除去
する。次に、全面にＡｌＳｉＣｕよりなる配線金属膜１
５をスパッタリング法などに１００ｎｍの厚さに成膜す
る。続いて、配線金属膜１５の不要部分に対応した開孔
を有する第５のレジスト層（図示せず）を形成し、前記
第５のレジスト層をマスクとして、イオンミリング法等
により配線金属膜１５をエッチングして除去し、前記第
５のレジスト層をＯ2 プラズマ処理、有機溶剤処理など
によって除去する。続いて、炉アニール等の熱処理を行
うことにより図２に示す構造が得られる。A conventional method for forming a contact between a diffusion layer and a wiring metal in an LSI will be described with reference to FIG. A high-concentration n-type layer (n + layer) 12 is formed in the p-type silicon semiconductor substrate 11 by diffusion or the like. Next, a nitride film 13 is formed to a thickness of 40 nm by chemical vapor deposition (CVD method) or the like, and an interlayer insulating film 14 made of BPSG (silicon oxide film in which boron and phosphorus are diffused) is formed to a thickness of 700 nm. The film is formed to a thickness. After that, heat treatment is performed at a temperature of 900 ° C. for 30 minutes in a nitrogen atmosphere. Next, a fourth resist layer (not shown) having an opening corresponding to the contact hole pattern is formed on the interlayer insulating film 14 by a normal photolithography technique, and the fourth resist layer is used as a mask for the reactivity. The contact hole 16 is formed by anisotropically etching the interlayer insulating film 14 and the nitride film 13 using a dry etching (RIE) device or the like. Then, the resist layer is removed by O 2 plasma treatment, organic solvent treatment, or the like. Next, a wiring metal film 1 made of AlSiCu is formed on the entire surface.
5 is formed into a film having a thickness of 100 nm by a sputtering method or the like. Then, a fifth resist layer (not shown) having openings corresponding to unnecessary portions of the wiring metal film 15 is formed, and the wiring metal film 15 is formed by ion milling or the like using the fifth resist layer as a mask. Are removed by etching, and the fifth resist layer is removed by O 2 plasma treatment, organic solvent treatment, or the like. Then, heat treatment such as furnace annealing is performed to obtain the structure shown in FIG.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記方
法では、配線金属膜１５形成後、熱処理が加えられるこ
とで配線金属膜１５のＡｌ中に添加されていたＳｉが拡
散して小さなノジュール状となり、シリコンノジュール
１７としてシリコン半導体基板１１中の拡散層１２と配
線金属膜１５との界面（コンタクト部）に析出してい
た。その結果、コンタクトホール１６の底部におけるシ
リコン半導体基板１１中の高濃度ｎ形層１２と配線金属
膜１５との接触面積が実質的に小さくなりコンタクト抵
抗が増大してしまうという問題点があった。However, in the above method, after the formation of the wiring metal film 15, the heat treatment is applied to diffuse Si added to the Al of the wiring metal film 15 into a small nodule shape. The silicon nodules 17 were deposited on the interface (contact portion) between the diffusion layer 12 and the wiring metal film 15 in the silicon semiconductor substrate 11. As a result, there is a problem in that the contact area between the high-concentration n-type layer 12 in the silicon semiconductor substrate 11 and the wiring metal film 15 at the bottom of the contact hole 16 is substantially reduced and the contact resistance is increased.
【０００６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、熱処理によるコンタクト抵抗の増大
を抑制できる半導体装置の製造方法を提供しようとする
ものである。The present invention has been made in view of the above circumstances, and an object thereof is to provide a method of manufacturing a semiconductor device capable of suppressing an increase in contact resistance due to heat treatment.
【０００７】[0007]
【課題を解決するための手段】本発明では上記目的を達
成するために、シリコン半導体基板上の絶縁膜に形成し
たコンタクトホールに配線金属膜を設ける半導体装置の
製造方法において、前記コンタクトホールを形成する前
に、前記コンタクトホール近傍かつ配線形成予定領域の
前記絶縁膜を一部だけエッチングすることにより前記絶
縁膜に溝部を形成する工程と、前記溝部のみにポリシリ
コン膜を形成する工程とを具備したことを特徴とする。In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device in which a wiring metal film is provided in a contact hole formed in an insulating film on a silicon semiconductor substrate. Before the etching, a step of forming a groove portion in the insulating film by etching a part of the insulating film in the vicinity of the contact hole and a wiring formation planned region, and a step of forming a polysilicon film only in the groove portion are included. It is characterized by having done.
【０００８】[0008]
【作用】本発明の構成によれば、配線金属膜形成後に熱
処理を行っても、Ａｌ中のＳｉの拡散により発生するシ
リコンノジュールがポリシリコン膜とコンタクト部に分
散されて析出するので、コンタクト部でのシリコンノジ
ュールの析出が減少し、コンタクト抵抗の増大を抑制す
ることができる。According to the structure of the present invention, even if the heat treatment is performed after the formation of the wiring metal film, the silicon nodules generated by the diffusion of Si in Al are dispersed and deposited in the polysilicon film and the contact portion. The deposition of silicon nodules on the substrate is reduced, and an increase in contact resistance can be suppressed.
【０００９】[0009]
【実施例】以下、本発明を実施例により説明する。例え
ば、まず、イオン注入または拡散などにより形成された
高濃度ｎ形層（ｎ＋層）２を有するｐ形シリコン半導体
基板（以下、半導体基板と略称する）１上に化学的気相
成長法（ＣＶＤ法）などにより、窒化膜３を４０ｎｍの
厚さに成膜し、ＢＰＳＧ（ボロンとリンを拡散したシリ
コン酸化膜）よりなる層間絶縁膜４を７００ｎｍの厚さ
に成膜する（図１（ａ）参照）。The present invention will be described below with reference to examples. For example, first, on a p-type silicon semiconductor substrate (hereinafter, abbreviated as a semiconductor substrate) 1 having a high-concentration n-type layer (n + layer) 2 formed by ion implantation or diffusion, a chemical vapor deposition method (CVD) is used. Method, etc. to form a nitride film 3 with a thickness of 40 nm, and an interlayer insulating film 4 made of BPSG (a silicon oxide film in which boron and phosphorus are diffused) with a thickness of 700 nm (FIG. )reference).
【００１０】次に、例えば、フォトレジスト層をスピン
塗布乾燥し、通常のフォトリソグラフィ技術によって層
間絶縁膜４上にコンタクトホールパターンと異なる微少
領域が開孔された第１のレジスト膜（図示せず）を形成
する。このとき、微少領域はコンタクトホール７を形成
する予定領域の近傍かつ配線予定領域の一部に形成す
る。また、以下に述べるエッチングのサイドエッチング
などに対してマージンを確保しておく。続いて第１のレ
ジスト膜をマスクとして、層間絶縁膜４を第１の所定深
さだけ異方性エッチングして前記絶縁膜に溝部５を形成
し、前記第１のレジスト膜をＯ2 プラズマ処理、有機溶
剤処理などによって除去することにより図１（ｂ）に示
す構造が得られる。Next, for example, a photoresist layer is spin-coated and dried, and a first resist film (not shown) in which a minute region different from the contact hole pattern is opened on the interlayer insulating film 4 by a normal photolithography technique. ) Is formed. At this time, the minute region is formed in the vicinity of the planned region where the contact hole 7 is formed and in a part of the planned wiring region. In addition, a margin is secured for side etching of the etching described below. Then, using the first resist film as a mask, the interlayer insulating film 4 is anisotropically etched to a first predetermined depth to form a groove 5 in the insulating film, and the first resist film is subjected to O 2 plasma treatment. The structure shown in FIG. 1 (b) can be obtained by removing it with an organic solvent treatment or the like.
【００１１】次に、例えば、ＣＶＤ法などにより１００
ｎｍの厚さのノンドープのポリシリコン膜６を積層し表
面を平坦化すると図１（ｃ）に示す構造が得られる。こ
の時、ノンドープのポリシリコン膜６は前記溝部５が埋
まり表面が平坦化される程度の厚さ積層しておく。平坦
化することにより、前記溝部５上では、ほぼ溝の深さだ
けノンドープのポリシリコン膜６の膜厚が溝部５以外の
領域上の膜厚より厚くなる。Next, for example, 100 by the CVD method or the like.
When a non-doped polysilicon film 6 having a thickness of nm is laminated and the surface is flattened, the structure shown in FIG. 1C is obtained. At this time, the non-doped polysilicon film 6 is stacked to a thickness such that the groove 5 is filled and the surface is flattened. By planarizing, the film thickness of the non-doped polysilicon film 6 on the groove portion 5 becomes thicker than the film thickness on the region other than the groove portion 5 by almost the depth of the groove.
【００１２】次に、前記ノンドープのポリシリコン膜６
をドライエッチング装置によりエッチバックして前記溝
部５にのみノンドープのポリシリコン膜７を形成する。
この時のエッチングは、溝部５以外の領域でノンドープ
のポリシリコン膜６が無くなり、溝部５のみにノンドー
プのポリシリコン膜７が残るようにエッチング時間を制
御する。続いて、ノンドープのポリシリコン膜７をノン
ドープのポリシリコン膜７の表面から第１の所定深さ
（溝部５の深さ）より小さい第２の所定深さだけ層間絶
縁膜４に対して選択エッチングすることにより図１
（ｄ）に示す構造が得られる。Next, the non-doped polysilicon film 6
Is etched back by a dry etching device to form a non-doped polysilicon film 7 only in the groove portion 5.
In this etching, the etching time is controlled so that the non-doped polysilicon film 6 is lost in the region other than the groove portion 5 and the non-doped polysilicon film 7 remains only in the groove portion 5. Then, the non-doped polysilicon film 7 is selectively etched from the surface of the non-doped polysilicon film 7 to the interlayer insulating film 4 by a second predetermined depth smaller than the first predetermined depth (depth of the groove portion 5). Figure 1
The structure shown in (d) is obtained.
【００１３】次に、フォトレジスト層をスピン塗布乾燥
し、通常のフォトリソグラフィ技術によって、層間絶縁
膜４上に前記コンタクトホールパターンに対応した開孔
を有する第２のレジスト層（図示せず）を形成する。続
いて第２のレジスト膜をマスクとして、層間絶縁膜４と
窒化膜３とを異方性エッチングしてコンタクトホール８
を形成する。続いて前記フォトレジスト層をＯ2 プラズ
マ処理、有機溶剤処理などによって除去することにより
図１（ｅ）に示す構造が得られる。Next, the photoresist layer is spin-coated and dried, and a second resist layer (not shown) having openings corresponding to the contact hole pattern is formed on the interlayer insulating film 4 by a normal photolithography technique. Form. Subsequently, the interlayer insulating film 4 and the nitride film 3 are anisotropically etched by using the second resist film as a mask to form the contact holes 8
To form. Subsequently, the photoresist layer is removed by O 2 plasma treatment, organic solvent treatment, or the like to obtain the structure shown in FIG.
【００１４】次に、全面にＡｌＳｉＣｕよりなる配線金
属膜９をスパッタリング法などに１００ｎｍの厚さに成
膜する。次に、配線金属膜９の不要部分に対応した開孔
を有する第３のレジスト層（図示せず）を形成し、第３
のレジスト層をマスクとして、イオンミリング法等によ
り配線金属を除去する。続いて、炉アニール等の熱処理
を行うことにより図１（ｆ）に示す構造が得られる。Next, a wiring metal film 9 made of AlSiCu is formed on the entire surface by a sputtering method or the like to a thickness of 100 nm. Next, a third resist layer (not shown) having an opening corresponding to an unnecessary portion of the wiring metal film 9 is formed, and a third resist layer is formed.
Using the resist layer as a mask, the wiring metal is removed by the ion milling method or the like. Then, heat treatment such as furnace annealing is performed to obtain the structure shown in FIG.
【００１５】図１（ｆ）に示すように、Ａｌ中を拡散す
るＳｉにより発生するシリコンノジュール１０は、ノン
ドープのポリシリコン膜７が高濃度ｎ形層２のダミーと
して働くことにより、ノンドープのポリシリコン膜７上
で析出し、コンタクトホール８底部でのシリコンノジュ
ールの析出は低減される。ただし、Ｓｉの拡散長は熱処
理の温度と時間とで決まるので、熱処理条件が決まって
いる場合はその条件でのＳｉの拡散長により溝部５を設
けて効果がある位置のマージンが決まる。As shown in FIG. 1 (f), the silicon nodule 10 generated by Si diffusing in Al has a non-doped polysilicon film 7 acting as a dummy of the high-concentration n-type layer 2 so that the non-doped polysilicon film 7 is not doped. Deposition on the silicon film 7 and deposition of silicon nodules at the bottom of the contact hole 8 are reduced. However, since the diffusion length of Si is determined by the temperature and time of the heat treatment, if the heat treatment conditions are determined, the diffusion length of Si under the conditions determines the margin at the position where the groove portion 5 is effective.
【００１６】また、ノンドープのポリシリコン膜７は層
間絶縁膜４の溝部５に形成されているため、コンタクト
ホール８のアスペクト比を増加させることなく、コンタ
クト抵抗の増大を防止できる。Further, since the non-doped polysilicon film 7 is formed in the groove 5 of the interlayer insulating film 4, it is possible to prevent the contact resistance from increasing without increasing the aspect ratio of the contact hole 8.
【００１７】[0017]
【発明の効果】本発明は、シリコン半導体基板上の絶縁
膜にコンタクトホールを形成する前に、前記コンタクト
ホール近傍かつ配線形成予定領域の前記絶縁膜を一部だ
けエッチングすることにより前記絶縁膜に溝部を形成
し、前記溝部のみにポリシリコン膜を形成するようにし
たので、配線金属膜形成後に熱処理を行っても、Ａｌ中
のＳｉの拡散により発生するシリコンノジュールがポリ
シリコン膜とコンタクト部に分散されて析出することに
よりコンタクト部でのシリコンノジュールの析出が減少
し、コンタクト抵抗の増大を抑制することができるとい
う効果がある。According to the present invention, before the contact hole is formed in the insulating film on the silicon semiconductor substrate, the insulating film in the vicinity of the contact hole and in the wiring formation region is partially etched to form the insulating film. Since the groove portion is formed and the polysilicon film is formed only in the groove portion, the silicon nodules generated by the diffusion of Si in Al are generated in the polysilicon film and the contact portion even if the heat treatment is performed after the wiring metal film is formed. By being dispersed and deposited, the deposition of silicon nodules at the contact portion is reduced, and it is possible to suppress an increase in contact resistance.
【図１】本発明の実施例の主要工程断面図である。FIG. 1 is a sectional view showing main steps of an embodiment of the present invention.
【図２】従来例を示す主要工程断面図である。FIG. 2 is a cross-sectional view of main steps showing a conventional example.
１ シリコン半導体基板 ２ 高濃度ｎ形層 ３ 窒化膜 ４ 層間絶縁膜 ５ 溝部 ６ ノンドープのポリシリコン膜 ７ ノンドープのポリシリコン膜 ８ コンタクトホール ９ 配線金属膜 １０ シリコンノジュール DESCRIPTION OF SYMBOLS 1 Silicon semiconductor substrate 2 High concentration n-type layer 3 Nitride film 4 Interlayer insulating film 5 Groove 6 Non-doped polysilicon film 7 Non-doped polysilicon film 8 Contact hole 9 Wiring metal film 10 Silicon nodule
Claims (1)
たコンタクトホールに配線金属膜を設ける半導体装置の
製造方法において、前記コンタクトホールを形成する前
に、前記コンタクトホール近傍かつ配線形成予定領域の
前記絶縁膜を一部だけエッチングすることにより前記絶
縁膜に溝部を形成する工程と、前記溝部のみにポリシリ
コン膜を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。1. A method of manufacturing a semiconductor device in which a wiring metal film is provided in a contact hole formed in an insulating film on a silicon semiconductor substrate, wherein the contact hole is formed in the vicinity of the contact hole and in a wiring formation region before the contact hole is formed. A method of manufacturing a semiconductor device, comprising: a step of forming a groove in the insulating film by etching a part of the insulating film; and a step of forming a polysilicon film only in the groove.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3509395A JPH08236617A (en) | 1995-02-23 | 1995-02-23 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3509395A JPH08236617A (en) | 1995-02-23 | 1995-02-23 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236617A true JPH08236617A (en) | 1996-09-13 |
Family
ID=12432344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3509395A Withdrawn JPH08236617A (en) | 1995-02-23 | 1995-02-23 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236617A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437700B2 (en) | 2014-03-26 | 2016-09-06 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device |
-
1995
- 1995-02-23 JP JP3509395A patent/JPH08236617A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437700B2 (en) | 2014-03-26 | 2016-09-06 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |