JPS6057603B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は演算処理装置に係り、特に、ＤＭＡ機−能を
有する電子計算機に高速乗除算、浮動小数点演算、ビッ
ト処理等の特殊演算機能を追加するに最適な演算処理装
置に関する。

第１図は従来より用いられている基本的な演算回路の
一例を示す回路図である。

演算処理装置は、入出力データを記憶するためのレジ
スタ１、算術・論理演算回路（ＡＬＵ）２、レジスタお
よびＡＬＵの制御を行う制御回路３、より成る。

しカルながら、例えば１６ビットマシンで１６ビット以
上の処理を実行しようとするとシフト操作等をする必要
があり、処理時間が遅くなり、乗算、浮動小数点演算等
を高速で行うことができない。 そこで、高速演算を達
成するために従来において考えられた回路があり、これ
が第２図に示す演算処理装置である。

第２図の回路は第１図の回路に特殊演算回路４を追加し
た構成であり、ＡＬＵ２と特殊演算回路４のいずれを用
いるかは処理すべき命令によつて決まる。特殊演算回路
４としては、ビット演算回路を用い、シーケンス制御機
器としたものがある。この例の場合、命令の一つとして
シーケンス処理命令を持ち、この命令が実行されるとき
のみ特殊演算回路４が動作し、その他の命令の場合はＡ
ＬＵ２が動作するような構成である。しかしながら、第
２図の回路ては特殊演算回路４の追加をする場合に、バ
スの変更が困難であり演算部全体の構成変更を要するた
め自由度が無いという欠点がある。すなわち、どのよう
な特殊演算回路を備えるかは装置のアーキテイクチヤー
決定時に決められてしまい、装置完成後の追加は不可能
である。 このように従来においては、高速処理が不可
能であつたり、拡張性に劣るという欠点があつた。

本発明の目的は、既存の電子式計算機のアーキテイクチ
ヤーを変えることなく、特殊な演算機能を自由に追加で
きるようにした演算処理装置を提供するにある。本発明
は、ＤＭＡ機能を用いて、ＤＭＡ制御用のチャンネルを
通じて処理装置と接続された演算回路を、既存の命令の
一つである入出力命令によつて起動し、演算に必要なデ
ータおよ一び演算結果をＤＭＡによりメモリと授受する
ことにより、処理の高速化を容易に得るようにしたもの
である。

第３図は本発明の実施例を示す回路である。第３図の実
施例では、演算回路にビット演算回路を使用した場合を
例示している。演算処理装置は、中央処理装置ＱＰＵ５
、チャネル６、バスインターフェース７、特殊演算回路
８、より成る。

入出力命令により、ＣＰＵ５から制御回路に対して起動
信号を出力する。バスインターフェイス７は起動信号を
受けてビット処理を開始する。先ず、バスインターフェ
イス７からチャネル６に対してデータ要求を発する。チ
ャネル６はＣＰＵ５に対して、ＤＭＡによるデータ転送
を要求する。ＣＰＵ側はデータ転送要求信号を受けてバ
スのコントロールをチャネルにまかせる。チャネル６は
特殊演算回路８が必要とするデータを、バスインターフ
ェイス７を通じて特殊演算回路８に送る。特殊演算回路
８は送られたデータを基にしてビット演算を行ない、そ
の結果はチャネルを通して、ＤＭＡ方式でメモリに書込
まれる。演算結果の転送が終了した時点で、バスインタ
ーフェイス７からＣＰＵ５に対して演算終了を知らせて
、演算の全過程が終る。この方式では演算の最初と最後
に入出力命令を必要とするが、演算中はＤＭＡａ．能が
動作するだけであるので、多重処理が可能になる。又、
１回当りの演算時間が長くなれば、入出力命令のための
処理時間は全体として無視できるようになる。特に、シ
ーケンス制御のように、処理プログラムが数Ｋ語、処理
時間で数１０ｒｒ１ｓになるものでは、入出力命令の処
理時間（例えば１ｍｓ）は完全に無視できる。又、特殊
演算回路の変更により、他のいかなる部分の変更もなし
に（アーキテイクチヤーの変更もなく）いかなる演算機
能の追加も可能となる。第４図は第３図の実施例の詳細
ブロック図である。

チャネル６は、ＤＭＡ制御回路６１、アドレスカウンタ
６２、カウンタ６３、割込制御回路６牡より成る。

また、バスインターフェイス７は、発振回路７１、制御
シーケンス発生回路７２、演算制御回路７３、バッファ
７牡より構成され、更に、特殊演算回路８は、ビット選
択回路８１、１ビット演算回路８２、ビット挿入回路８
３、より構成される。ＣＰＵ５からの入出力命令によつ
て、アドレス・カウンタ６２、カウンタ６３に必要な情
報がセットされる。

具体的には、シーケンス制御プログラムの先頭番地とス
テップ数である。その後、入出力命令により、ＤＭＡ制
御回路６１に対してＤＭＡ起動を行う。ＤＭＡ制御回路
６１はＣＰＵ５に対してＤＭＡ要求を出し、バスの占有
を要求する。

ＣＰＵ５はバスを切りはなしてＤＭＡ制御回路６１にバ
スの使用を許す。以下ＤＭＡにより、シーケンス制御命
令がメモリより読出される。前記制御命令は制御シーケ
ンス発生回路７２、演算制御回路７３によつてデコード
され、発振回路７１に同期して、演算回路で必要とする
制御信号を発する。それと同時に入出力データの授受を
行うためにメモリアドレスを出し、ＤＭＡ制御回路６１
に対してＤＭ八起動を要求する。ＤＭＡ制御回路６１は
ＤＭＡ要求信号を出して、ＤＭＡによつて入出力データ
を特殊演算回路８に転送する。シーケンス制御命令が入
力を取込んで演算を行う命令である場合、データはバッ
ファ７４を通し、ビット選択回路８１によつて必要ビッ
トが選択され、１ビット演算回路８２に入力される。

１ビット演算回路８２はＡＮＤ回路、０Ｒ回路、および
数個のレジスタから構成されており、演算制御回路７３
からの信号に従つて演算を行つたり、レジスタへの記憶
を行つたりする。

シーケンス制御命令が演算結果を出力する命令である場
合、出力されるビットが含まれるデータがデータバス上
に読出される。

この場合の処理も入力取込命令の場合と同様ＤＭＡによ
る。読出されたデータはバッファ７４を通して、ビット
挿入回路８３に入力される。ビット挿入回路８３には１
ビット演算回路８２の出力ａも接続されており、出力ａ
がデータの１ビットに挿入されてメモリに再書込される
。アドレスカウンタ６１はシーケンス制御プログラムが
読出されるたびに＋され、カウンタ３はそのたびに一さ
れる。これを繰返してカウンタ６３がゼロになるまで行
う。カウンタ６３がゼロになつた時、割込制御回路６４
からＣＰＵ５に対して、割込を出力し、転送を終了した
ことを知らせる。以上より明らかなように本発明によれ
ば、ハードウェア上の変更を行うことなく、任意の特殊
演算回路の追加により、その特殊演算回路の有する機能
の追加が可能となる。

【図面の簡単な説明】

第１図は従来より用いられている基本的な演算処理装置
の回路図、第２図は従来の高速演算用演算処理装置の回
路図、第３図は本発明の実施例を示すブロック図、第４
図は第３図の実施例の詳細ブロック図である。 ５・・・・・・ＣＰＵｌ６・・・・・・チャネル、７・
・・・・・バスインターフェイス、８・・・・・・特殊
演算回路、６１・・ＤＭＡ制御回路、６２・・・・アド
レスカウンタ、６３・・・・・・カウンタ、６４・・・
・・・割込制御回路、７１・・・・・発振回路、７２・
・・・・制御シーケンス発生回路、”７３・・・・・・
演算制御回路、７４・・・・・・バッファ、８１・・・
・ビット選択回路、８２・・・・・・１ビット選択回路
、８３・・・・・・ビット挿入回路。

Claims (1)

【特許請求の範囲】
1. １ レジスタと該レジスタの内容もしくはメモリからの
   外部入力を用いて加減算を行なう演算回路と前記レジス
   タならびに演算回路を制御する制御回路とを有する処理
   装置と、上記演算回路の演算と異なる特殊な演算を行う
   特殊演算回路と、前記処理装置に含まれる入出力命令を
   利用して前記特殊演算回路を起動し、演算に必要なデー
   タ及び演算結果をＤＭＡ制御により前記処理装置のメモ
   リとデータの授受を行うチャネルと、を備え、前記特殊
   演算回路は、演算実行時にデータ入力を必要ビットに選
   択するビット選択回路と、演算制御信号に従つて前記ビ
   ット選択回路の出力に基く演算を行う１ビット演算回路
   と、ＤＭＡによつて読出されたデータを入力すると共に
   、前記１ビット演算回路の出力を前記入力データの１ビ
   ットに挿入し前記メモリに再書込みするビット挿入回路
   とを備えたことを特徴とする演算処理装置。