JPS6057603B2 - arithmetic processing unit - Google Patents
arithmetic processing unitInfo
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- JPS6057603B2 JPS6057603B2 JP53007218A JP721878A JPS6057603B2 JP S6057603 B2 JPS6057603 B2 JP S6057603B2 JP 53007218 A JP53007218 A JP 53007218A JP 721878 A JP721878 A JP 721878A JP S6057603 B2 JPS6057603 B2 JP S6057603B2
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Description
【発明の詳細な説明】
本発明は演算処理装置に係り、特に、ＤＭＡ機−能を
有する電子計算機に高速乗除算、浮動小数点演算、ビッ
ト処理等の特殊演算機能を追加するに最適な演算処理装
置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic processing device, and more particularly, to an arithmetic processing device that is optimal for adding special arithmetic functions such as high-speed multiplication and division, floating point arithmetic, and bit processing to an electronic computer having a DMA function. Regarding equipment.
第１図は従来より用いられている基本的な演算回路の
一例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a basic arithmetic circuit used conventionally.
演算処理装置は、入出力データを記憶するためのレジ
スタ１、算術・論理演算回路（ＡＬＵ）２、レジスタお
よびＡＬＵの制御を行う制御回路３、より成る。The arithmetic processing device includes a register 1 for storing input/output data, an arithmetic/logic operation circuit (ALU) 2, and a control circuit 3 for controlling the register and the ALU.
しカルながら、例えば１６ビットマシンで１６ビット以
上の処理を実行しようとするとシフト操作等をする必要
があり、処理時間が遅くなり、乗算、浮動小数点演算等
を高速で行うことができない。 そこで、高速演算を達
成するために従来において考えられた回路があり、これ
が第２図に示す演算処理装置である。However, for example, if a 16-bit machine attempts to perform processing of 16 bits or more, it is necessary to perform a shift operation, etc., which slows down the processing time and makes it impossible to perform multiplication, floating point operations, etc. at high speed. Therefore, there is a circuit that has been devised in the past to achieve high-speed calculation, and this is the arithmetic processing device shown in FIG.
第２図の回路は第１図の回路に特殊演算回路４を追加し
た構成であり、ＡＬＵ２と特殊演算回路４のいずれを用
いるかは処理すべき命令によつて決まる。特殊演算回路
４としては、ビット演算回路を用い、シーケンス制御機
器としたものがある。この例の場合、命令の一つとして
シーケンス処理命令を持ち、この命令が実行されるとき
のみ特殊演算回路４が動作し、その他の命令の場合はＡ
ＬＵ２が動作するような構成である。しかしながら、第
２図の回路ては特殊演算回路４の追加をする場合に、バ
スの変更が困難であり演算部全体の構成変更を要するた
め自由度が無いという欠点がある。すなわち、どのよう
な特殊演算回路を備えるかは装置のアーキテイクチヤー
決定時に決められてしまい、装置完成後の追加は不可能
である。 このように従来においては、高速処理が不可
能であつたり、拡張性に劣るという欠点があつた。The circuit of FIG. 2 has a configuration in which a special arithmetic circuit 4 is added to the circuit of FIG. 1, and which of the ALU 2 and the special arithmetic circuit 4 is used depends on the instruction to be processed. The special arithmetic circuit 4 may be a sequence control device using a bit arithmetic circuit. In this example, one of the instructions is a sequence processing instruction, and the special arithmetic circuit 4 operates only when this instruction is executed, and in the case of other instructions, A
The configuration is such that LU2 operates. However, the circuit shown in FIG. 2 has the drawback that when adding the special arithmetic circuit 4, it is difficult to change the bus and it is necessary to change the configuration of the entire arithmetic section, so there is no degree of freedom. That is, the type of special arithmetic circuit to be provided is determined when the architecture of the device is determined, and it is impossible to add it after the device is completed. As described above, conventional methods have had drawbacks such as inability to perform high-speed processing and poor expandability.
本発明の目的は、既存の電子式計算機のアーキテイクチ
ヤーを変えることなく、特殊な演算機能を自由に追加で
きるようにした演算処理装置を提供するにある。本発明
は、ＤＭＡ機能を用いて、ＤＭＡ制御用のチャンネルを
通じて処理装置と接続された演算回路を、既存の命令の
一つである入出力命令によつて起動し、演算に必要なデ
ータおよ一び演算結果をＤＭＡによりメモリと授受する
ことにより、処理の高速化を容易に得るようにしたもの
である。An object of the present invention is to provide an arithmetic processing device in which special arithmetic functions can be freely added without changing the architecture of an existing electronic calculator. The present invention utilizes a DMA function to start an arithmetic circuit connected to a processing device through a DMA control channel with an input/output command, which is one of the existing commands, and to obtain the data and data necessary for the arithmetic operation. By transmitting and receiving calculation results to and from memory using DMA, processing speed can be easily increased.
第３図は本発明の実施例を示す回路である。第３図の実
施例では、演算回路にビット演算回路を使用した場合を
例示している。演算処理装置は、中央処理装置ＱＰＵ５
、チャネル６、バスインターフェース７、特殊演算回路
８、より成る。FIG. 3 is a circuit showing an embodiment of the present invention. In the embodiment shown in FIG. 3, a bit arithmetic circuit is used as the arithmetic circuit. The arithmetic processing unit is a central processing unit QPU5
, a channel 6, a bus interface 7, and a special arithmetic circuit 8.
入出力命令により、ＣＰＵ５から制御回路に対して起動
信号を出力する。バスインターフェイス７は起動信号を
受けてビット処理を開始する。先ず、バスインターフェ
イス７からチャネル６に対してデータ要求を発する。チ
ャネル６はＣＰＵ５に対して、ＤＭＡによるデータ転送
を要求する。ＣＰＵ側はデータ転送要求信号を受けてバ
スのコントロールをチャネルにまかせる。チャネル６は
特殊演算回路８が必要とするデータを、バスインターフ
ェイス７を通じて特殊演算回路８に送る。特殊演算回路
８は送られたデータを基にしてビット演算を行ない、そ
の結果はチャネルを通して、ＤＭＡ方式でメモリに書込
まれる。演算結果の転送が終了した時点で、バスインタ
ーフェイス７からＣＰＵ５に対して演算終了を知らせて
、演算の全過程が終る。この方式では演算の最初と最後
に入出力命令を必要とするが、演算中はＤＭＡａ．能が
動作するだけであるので、多重処理が可能になる。又、
１回当りの演算時間が長くなれば、入出力命令のための
処理時間は全体として無視できるようになる。特に、シ
ーケンス制御のように、処理プログラムが数Ｋ語、処理
時間で数１０ｒｒ１ｓになるものでは、入出力命令の処
理時間（例えば１ｍｓ）は完全に無視できる。又、特殊
演算回路の変更により、他のいかなる部分の変更もなし
に（アーキテイクチヤーの変更もなく）いかなる演算機
能の追加も可能となる。第４図は第３図の実施例の詳細
ブロック図である。In accordance with the input/output command, the CPU 5 outputs a start signal to the control circuit. The bus interface 7 receives the activation signal and starts bit processing. First, a data request is issued from the bus interface 7 to the channel 6. Channel 6 requests CPU 5 to transfer data using DMA. The CPU side receives the data transfer request signal and entrusts control of the bus to the channel. Channel 6 sends data required by special arithmetic circuit 8 to special arithmetic circuit 8 through bus interface 7 . The special arithmetic circuit 8 performs bit operations based on the sent data, and the results are written into the memory via the channel using the DMA method. When the transfer of the calculation results is completed, the bus interface 7 notifies the CPU 5 of the completion of the calculation, and the entire process of calculation ends. This method requires input/output instructions at the beginning and end of the operation, but during the operation, DMAa. Since only one function operates, multiple processing becomes possible. or,
If the calculation time per operation becomes longer, the processing time for input/output instructions can be ignored as a whole. In particular, when the processing program is several K words and the processing time is several tens of seconds, such as sequence control, the processing time (for example, 1 ms) for input/output commands can be completely ignored. Furthermore, by changing the special arithmetic circuit, any arithmetic function can be added without changing any other parts (without changing the architecture). FIG. 4 is a detailed block diagram of the embodiment of FIG. 3.
チャネル６は、ＤＭＡ制御回路６１、アドレスカウンタ
６２、カウンタ６３、割込制御回路６牡より成る。The channel 6 includes a DMA control circuit 61, an address counter 62, a counter 63, and an interrupt control circuit 6.
また、バスインターフェイス７は、発振回路７１、制御
シーケンス発生回路７２、演算制御回路７３、バッファ
７牡より構成され、更に、特殊演算回路８は、ビット選
択回路８１、１ビット演算回路８２、ビット挿入回路８
３、より構成される。ＣＰＵ５からの入出力命令によつ
て、アドレス・カウンタ６２、カウンタ６３に必要な情
報がセットされる。The bus interface 7 is composed of an oscillation circuit 71, a control sequence generation circuit 72, an arithmetic control circuit 73, and a buffer 7. Furthermore, the special arithmetic circuit 8 is composed of a bit selection circuit 81, a 1-bit arithmetic circuit 82, and a bit insertion circuit 73. circuit 8
3. Consists of. Necessary information is set in the address counter 62 and counter 63 by input/output instructions from the CPU 5.
具体的には、シーケンス制御プログラムの先頭番地とス
テップ数である。その後、入出力命令により、ＤＭＡ制
御回路６１に対してＤＭＡ起動を行う。ＤＭＡ制御回路
６１はＣＰＵ５に対してＤＭＡ要求を出し、バスの占有
を要求する。Specifically, it is the start address and number of steps of the sequence control program. Thereafter, DMA activation is performed for the DMA control circuit 61 by an input/output command. The DMA control circuit 61 issues a DMA request to the CPU 5 and requests occupation of the bus.
ＣＰＵ５はバスを切りはなしてＤＭＡ制御回路６１にバ
スの使用を許す。以下ＤＭＡにより、シーケンス制御命
令がメモリより読出される。前記制御命令は制御シーケ
ンス発生回路７２、演算制御回路７３によつてデコード
され、発振回路７１に同期して、演算回路で必要とする
制御信号を発する。それと同時に入出力データの授受を
行うためにメモリアドレスを出し、ＤＭＡ制御回路６１
に対してＤＭ八起動を要求する。ＤＭＡ制御回路６１は
ＤＭＡ要求信号を出して、ＤＭＡによつて入出力データ
を特殊演算回路８に転送する。シーケンス制御命令が入
力を取込んで演算を行う命令である場合、データはバッ
ファ７４を通し、ビット選択回路８１によつて必要ビッ
トが選択され、１ビット演算回路８２に入力される。The CPU 5 disconnects the bus and allows the DMA control circuit 61 to use the bus. Thereafter, the sequence control command is read from the memory by DMA. The control command is decoded by a control sequence generation circuit 72 and an arithmetic control circuit 73, and in synchronization with the oscillation circuit 71, a control signal required by the arithmetic circuit is generated. At the same time, the DMA control circuit 61 outputs a memory address to exchange input/output data.
DM8 activation is requested. The DMA control circuit 61 issues a DMA request signal and transfers input/output data to the special arithmetic circuit 8 by DMA. When the sequence control instruction is an instruction to take input and perform an operation, the data passes through the buffer 74, the bit selection circuit 81 selects the necessary bits, and inputs the data to the 1-bit operation circuit 82.
１ビット演算回路８２はＡＮＤ回路、０Ｒ回路、および
数個のレジスタから構成されており、演算制御回路７３
からの信号に従つて演算を行つたり、レジスタへの記憶
を行つたりする。The 1-bit arithmetic circuit 82 is composed of an AND circuit, an 0R circuit, and several registers, and the arithmetic control circuit 73
It performs calculations and stores data in registers according to signals from.
シーケンス制御命令が演算結果を出力する命令である場
合、出力されるビットが含まれるデータがデータバス上
に読出される。If the sequence control instruction is an instruction to output an operation result, data including the bit to be output is read onto the data bus.
この場合の処理も入力取込命令の場合と同様ＤＭＡによ
る。読出されたデータはバッファ７４を通して、ビット
挿入回路８３に入力される。ビット挿入回路８３には１
ビット演算回路８２の出力ａも接続されており、出力ａ
がデータの１ビットに挿入されてメモリに再書込される
。アドレスカウンタ６１はシーケンス制御プログラムが
読出されるたびに＋され、カウンタ３はそのたびに一さ
れる。これを繰返してカウンタ６３がゼロになるまで行
う。カウンタ６３がゼロになつた時、割込制御回路６４
からＣＰＵ５に対して、割込を出力し、転送を終了した
ことを知らせる。以上より明らかなように本発明によれ
ば、ハードウェア上の変更を行うことなく、任意の特殊
演算回路の追加により、その特殊演算回路の有する機能
の追加が可能となる。The processing in this case also uses DMA, as in the case of the input fetch command. The read data is input to the bit insertion circuit 83 through the buffer 74. The bit insertion circuit 83 has 1
The output a of the bit operation circuit 82 is also connected, and the output a
is inserted into one bit of data and rewritten to memory. The address counter 61 is incremented each time the sequence control program is read, and the counter 3 is incremented each time. This is repeated until the counter 63 reaches zero. When the counter 63 reaches zero, the interrupt control circuit 64
outputs an interrupt to the CPU 5 to notify that the transfer has ended. As is clear from the above, according to the present invention, by adding an arbitrary special arithmetic circuit, the functions of the special arithmetic circuit can be added without changing the hardware.
第１図は従来より用いられている基本的な演算処理装置
の回路図、第２図は従来の高速演算用演算処理装置の回
路図、第３図は本発明の実施例を示すブロック図、第４
図は第３図の実施例の詳細ブロック図である。
５・・・・・・ＣＰＵｌ６・・・・・・チャネル、７・
・・・・・バスインターフェイス、８・・・・・・特殊
演算回路、６１・・ＤＭＡ制御回路、６２・・・・アド
レスカウンタ、６３・・・・・・カウンタ、６４・・・
・・・割込制御回路、７１・・・・・発振回路、７２・
・・・・制御シーケンス発生回路、”７３・・・・・・
演算制御回路、７４・・・・・・バッファ、８１・・・
・ビット選択回路、８２・・・・・・１ビット選択回路
、８３・・・・・・ビット挿入回路。FIG. 1 is a circuit diagram of a conventional basic arithmetic processing device, FIG. 2 is a circuit diagram of a conventional high-speed arithmetic processing device, and FIG. 3 is a block diagram showing an embodiment of the present invention. Fourth
The figure is a detailed block diagram of the embodiment of FIG. 3. 5...CPU16...Channel, 7.
... Bus interface, 8 ... Special calculation circuit, 61 ... DMA control circuit, 62 ... Address counter, 63 ... Counter, 64 ...
...Interrupt control circuit, 71...Oscillation circuit, 72.
...Control sequence generation circuit, "73..."
Arithmetic control circuit, 74...Buffer, 81...
-Bit selection circuit, 82...1 bit selection circuit, 83...bit insertion circuit.
Claims (1)
外部入力を用いて加減算を行なう演算回路と前記レジス
タならびに演算回路を制御する制御回路とを有する処理
装置と、上記演算回路の演算と異なる特殊な演算を行う
特殊演算回路と、前記処理装置に含まれる入出力命令を
利用して前記特殊演算回路を起動し、演算に必要なデー
タ及び演算結果をＤＭＡ制御により前記処理装置のメモ
リとデータの授受を行うチャネルと、を備え、前記特殊
演算回路は、演算実行時にデータ入力を必要ビットに選
択するビット選択回路と、演算制御信号に従つて前記ビ
ット選択回路の出力に基く演算を行う１ビット演算回路
と、ＤＭＡによつて読出されたデータを入力すると共に
、前記１ビット演算回路の出力を前記入力データの１ビ
ットに挿入し前記メモリに再書込みするビット挿入回路
とを備えたことを特徴とする演算処理装置。1. A processing device having a register, an arithmetic circuit that performs addition and subtraction using the contents of the register or external input from memory, and a control circuit that controls the register and the arithmetic circuit, and a processing device that performs special operations different from those of the arithmetic circuit. Activate the special arithmetic circuit using a special arithmetic circuit to perform the operation and an input/output instruction included in the processing device, and send and receive data necessary for the arithmetic operation and the arithmetic result to and from the memory of the processing device by DMA control. and a 1-bit arithmetic circuit that performs an arithmetic operation based on the output of the bit selection circuit in accordance with an arithmetic control signal. , a bit insertion circuit that inputs data read out by DMA, inserts the output of the 1-bit operation circuit into 1 bit of the input data, and rewrites it into the memory. Processing equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53007218A JPS6057603B2 (en) | 1978-01-27 | 1978-01-27 | arithmetic processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53007218A JPS6057603B2 (en) | 1978-01-27 | 1978-01-27 | arithmetic processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101235A JPS54101235A (en) | 1979-08-09 |
| JPS6057603B2 true JPS6057603B2 (en) | 1985-12-16 |
Family
ID=11659849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53007218A Expired JPS6057603B2 (en) | 1978-01-27 | 1978-01-27 | arithmetic processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057603B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032253Y2 (en) * | 1980-07-28 | 1985-09-26 | 日鉄建材株式会社 | deck plate |
| JPS63201822A (en) * | 1987-02-13 | 1988-08-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Data processing system |
-
1978
- 1978-01-27 JP JP53007218A patent/JPS6057603B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101235A (en) | 1979-08-09 |
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