JPS6054456A - Forming method of bump electrode - Google Patents
Forming method of bump electrodeInfo
- Publication number
- JPS6054456A JPS6054456A JP58161894A JP16189483A JPS6054456A JP S6054456 A JPS6054456 A JP S6054456A JP 58161894 A JP58161894 A JP 58161894A JP 16189483 A JP16189483 A JP 16189483A JP S6054456 A JPS6054456 A JP S6054456A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- bump electrode
- forming
- film
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体装置の実装上必要とするポンディン
グパッド領域に形成するバンプ電極の形成方法に関する
。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a method for forming bump electrodes to be formed in bonding pad regions necessary for mounting semiconductor devices.
（従来技術）
半導体装置の実装技術は、金線あるいはアルミ線の細線
をワイヤポンディング装置で、半導体装置のポンディン
グパッド部にボンディングする方法と、混成集積回路（
ハイブリッドＩＣ）や、多数ピンの構造のパッケージお
よびマルチチップの実装技術上、従来品と異なりポンデ
ィングパッド部にバンプ電極を形成して、前者のような
細線を使用しないがンディング法の二つがある。(Prior art) There are two methods for mounting semiconductor devices: bonding thin gold or aluminum wires to bonding pads of semiconductor devices using a wire bonding device, and bonding techniques for hybrid integrated circuits (
In terms of mounting technology for hybrid ICs, packages with multiple pin structures, and multi-chip, there are two bonding methods, which differ from conventional products in that bump electrodes are formed on the bonding pads and do not use thin wires like the former. .
次に、後者のバンプ電極形成の従来の製造方法において
説明する。Next, a conventional manufacturing method for forming the latter bump electrode will be explained.
一般の半導体装置の製造工程であるホトリソダラフイは
、シリコン基板にマスク基板をマスク合せする場合のマ
スク合せに使用するマーク（以下、合せマークという）
は、シリコン基板にホトリソグラフィで形成された合せ
マーク（下地合せマーク）に、マスク基板の合せマーク
が順次に合せるように作られていて、工程順序に従って
、順列とな勺、横送夛に隣の合せマークに合せる。Photolithography, which is a general semiconductor device manufacturing process, is a mark (hereinafter referred to as alignment mark) used for mask alignment when aligning a mask substrate to a silicon substrate.
is made so that the alignment marks on the mask substrate are sequentially aligned with the alignment marks (base alignment marks) formed on the silicon substrate by photolithography, and the alignment marks are aligned in sequence, horizontally, and next to each other according to the process order. Align with the alignment mark.
ところが、バンブ電極の製造工程におけるホトリソグラ
フィ用の合せマークは、半導体装置のシリコン基板の下
地合せマークに工程順序により、順次重ねて合せていく
。However, in the manufacturing process of the bump electrode, the photolithographic alignment marks are sequentially overlapped and aligned with the base alignment marks of the silicon substrate of the semiconductor device according to the process order.
言いかえれば、一つの合せマーク（下地）に次の工程の
マスク基板の合せマークをサイズの大、小関係で合わせ
て、その次の工程においても同一の合せマークに重ねる
。下地合せマークのサイズが大で合わせる側（マスク基
板）の合せマークのサイズが小の関係であり、この場合
、工程順序でサイズが徐々に小さくなっていく。In other words, one alignment mark (base) is aligned with the alignment mark of the mask substrate in the next process in terms of size, and the same alignment mark is overlapped in the next process as well. The relationship is such that the size of the base alignment mark is large and the size of the alignment mark on the side to be matched (mask substrate) is small, and in this case, the size gradually becomes smaller in the process order.
サイズ大と小との関係を合せ余裕と言い、バンプ電極製
造工程では３〜５μｍである。The relationship between the large size and the small size is called a margin, which is 3 to 5 μm in the bump electrode manufacturing process.
第１図（ａ）にこのような製造方法で製造したバンブ電
極の断面図を示す。この第１図（ａ）の１は、半導体装
置の基板（ウェハ）で、２はシリコン酸化膜、３はポン
ディングパッド部１００のメタルで、バンブ電極形成領
域である。FIG. 1(a) shows a cross-sectional view of a bump electrode manufactured by such a manufacturing method. In FIG. 1(a), 1 is a substrate (wafer) of a semiconductor device, 2 is a silicon oxide film, and 3 is a metal of a bonding pad portion 100, which is a bump electrode forming region.
また、４はマスク合せマーク部２００のメタルでパター
ンが形成さ１１−１さらに、この上にバンプ電極製造工
程のホトリソグラフィで、マスク基板の合せマークとし
て使用されるマスク合せ領域である。いずれもメタルは
アルミニウムである。Further, 4 is a mask alignment area on which a pattern 11-1 is formed with the metal of the mask alignment mark portion 200, and is used as an alignment mark for the mask substrate in photolithography in the bump electrode manufacturing process. The metal in both cases is aluminum.
上記シリコン酸化膜２上に表面保護膜５が形成されてい
る。この表面保簡膜５はＳ ｉ０２膜ま々二はＰＳＧ膜
で形成されている。A surface protection film 5 is formed on the silicon oxide film 2. The surface preservation film 5 is formed of an Si02 film and a PSG film.
上記バンブ電極形成領域３」：およびマスク合せ領域４
上には、それぞれ接合メタル６．６′が形成されている
。これらの接合メタル６．６′はアルミニウムであり、
０．８μ〜１．０μｍである。Said bump electrode formation area 3'': and mask alignment area 4
Bonding metals 6 and 6' are formed on top, respectively. These joining metals 6.6' are aluminum;
It is 0.8 μm to 1.0 μm.
接合メタルａ 、 ６’−、にＫ Ｉｔ’Ｊ：それぞｉ
′１バンプ電俸メタルの拡散防止用メタル７．７′が形
成されている。Joint metal a, 6'-, K It'J: respectively i
A diffusion prevention metal 7.7' of the '1 bump electric metal is formed.
この拡散防止用メタル７．７′は２層構造をしている。This diffusion prevention metal 7.7' has a two-layer structure.
メタル材は一般にＴｉ ０．１〜０．２ μｍ 十ＰＬ
Ｏ，１〜０．３μｍである。Metal materials are generally Ti 0.1-0.2 μm 1PL
O, 1 to 0.3 μm.
８．８′はバンブ電極でＡｕまたは半田である。なお、
９はバンプ電［８，８’と拡散防止用メタル７゜７′間
に形成された隙間である。8.8' is a bump electrode made of Au or solder. In addition,
Reference numeral 9 denotes a gap formed between the bump electrodes [8, 8' and the diffusion prevention metal 7°7'.
以上のような材料と構造で製造された・ぐンプ電極は、
マスク合せ領域に問題がある。The Gump electrode manufactured with the materials and structure described above is
There is a problem with the mask alignment area.
先に記述したように、一つの合せマークに順次重ねて合
せる方法でなければ々ら々い理由は、バンプ電極８，８
′の製造の工程でメタル材が合せマーク（パターン）と
して、基板上に残っていく。As described above, there are various reasons why it is not possible to align the bump electrodes 8, 8 in sequence with one alignment mark.
During the manufacturing process, metal material remains on the substrate as alignment marks (patterns).
合せマークは、個々のチップの周辺に設置されていて、
この残るメタル材の剥離を防ぐために、積み重ねて押え
ておく１、
但し、合せマークは大に小を合せる方法であ勺、バンプ
電極８，８′の形成が終了した段階で、前工程で形成し
た合せマーク（パターン）より小さい合せマーク（パタ
ーン）が完成する。Alignment marks are placed around each chip,
In order to prevent this remaining metal material from peeling off, stack it up and press it down1.However, the alignment marks should be made by matching the large and small parts.When the bump electrodes 8 and 8' have been formed, A matching mark (pattern) smaller than the matching mark (pattern) created is completed.
このように、小さい合せマークを使用しなければ々ら々
かった理由は、バンブ電極が表面保護膜５の上部に形成
されると、実装段階で上部よシの圧力（荷重）で表面保
護膜５にクラックが入るためであった。The reason why there were so many problems if small alignment marks were not used is that when the bump electrode is formed on the top of the surface protection film 5, the pressure (load) from the top side causes the surface protection film to be damaged during the mounting stage. This was due to cracks appearing in 5.
特に、マスク合せ領域４はチップの周辺に設置されてい
るため、クラックが入り易くそのクラックから実装段階
で使用する有機溶剤やＨ，０が入シ、下地メタル（アル
ミニウム）が腐食し易い。In particular, since the mask alignment area 4 is located around the chip, cracks are likely to occur, and organic solvents and H,0 used in the mounting stage can enter through the cracks, and the underlying metal (aluminum) is likely to corrode.
このようなデメリットがあるために、小さい合せマーク
で表面保護膜５のクラックを防ごうとした。ところが、
第１図（ａ）で判るように隙間９がホトレノストの厚み
分３〜４μｍでできるため、また、その厚さのために、
バンプ電極８，８′の上面が凹状と外る。Because of these disadvantages, attempts were made to prevent cracks in the surface protection film 5 by using small alignment marks. However,
As can be seen in Fig. 1(a), the gap 9 is formed by the thickness of the photorenost, which is 3 to 4 μm, and because of that thickness,
The upper surfaces of the bump electrodes 8, 8' are not concave.
このことは、実装段階で溶接強度を得るためリードポン
ディング条件を強力にする必要がある。This requires strong lead bonding conditions in order to obtain welding strength during the mounting stage.
表面保護膜５のクラックは、このリードポンディングに
よる影響が大きい。Cracks in the surface protection film 5 are largely influenced by this lead pounding.
第１図（ａ）の隙間９のように、・バンブ電極８，８１
の下に隙間９（バンブ電極の庇状のもの）ができるが、
この隙間９は第１図（１））の拡大図に示すように、合
せマークが基板上の合せマーク（パターン）に対して、
サイズが小さいため、ホトレジストパターンが小さくな
る。Like the gap 9 in FIG. 1(a), the bump electrodes 8, 81
A gap 9 (like the eaves of the bump electrode) is created under the
As shown in the enlarged view of FIG. 1 (1), this gap 9 is created when the alignment mark is relative to the alignment mark (pattern) on the board.
The small size results in a small photoresist pattern.
この隙間９はメタル７．７′のヒダ状の剥離およびバン
ブ電極は接合面積が小さいことにより、剥離しやすい。This gap 9 is easy to peel off due to fold-like peeling of the metal 7, 7' and the small bonding area of the bump electrode.
個々のチップの周辺に設置されている合せマークのバン
ブ電極が剥離したシ、ヒダ状にメタルが剥離すると、剥
離したメタルが他の電極に接触し、電気的短絡や外観不
良と々フ、品質の劣化、歩留シの低下となる。。If the bump electrode of the alignment mark installed around each chip peels off, or the metal peels off in the form of folds, the peeled metal will come into contact with other electrodes, resulting in electrical short circuits, poor appearance, and quality problems. This results in deterioration of the product and a decrease in yield. .
（発明の目的）
この発明は、これらの欠点を除去するためになされたも
ので、バンブ電極が下地メタルをカバーするとともに剥
離しないようにすることができるバンブ電極の形成方法
を提供することを目的とする。(Object of the Invention) The present invention was made in order to eliminate these drawbacks, and an object of the present invention is to provide a method for forming a bump electrode that can cover the base metal and prevent the bump electrode from peeling off. shall be.
（発明の構成）
この発明のバンブ電極の形成方法は、基板上に酸化膜を
形成してバンプ電極形成領域とマスク基板の合せマーク
部にそれぞれ第１のメタルを形成し、この第１のメタル
形成後に保贈膜を形成するとともに第１のメタルに対応
する個所に窓を形成して全面に第２のメタルを形成して
第１のメタルと接合させ、この第２のメタルの形成後第
１のホトレジストを塗布してバンプ１！極形成領域なら
びに合せマーク部の部分で開孔してバンプ電極メタルの
拡散防止用のメタルを形成するとともに第１のホトレジ
ストを除去１−１この拡散防止用のメタルの形成後第２
のホトレジストを厚く塗布してバンプ電極形成領域およ
び合せマーク部に基板上の合せマークより大きいサイズ
のパターンを有するマスク基板を通１−て第２のホトレ
ジストを露出させて拡散防止用のメタル上にバンブ電極
を形成するようにしたものである。(Structure of the Invention) A method for forming a bump electrode according to the present invention includes forming an oxide film on a substrate, forming a first metal in the bump electrode formation region and an alignment mark portion of a mask substrate, and forming the first metal After the formation, a protective film is formed, a window is formed at a location corresponding to the first metal, a second metal is formed on the entire surface and bonded to the first metal, and after the formation of this second metal, a second metal is formed. Apply photoresist 1 and bump 1! Holes are opened in the electrode formation area and the alignment mark portion to form a metal for preventing diffusion of the bump electrode metal, and the first photoresist is removed 1-1 After forming this metal for preventing diffusion, the second photoresist is removed.
A second photoresist is applied thickly to the bump electrode forming area and the alignment mark portion, and a second photoresist is exposed through a mask substrate having a pattern larger than the alignment mark on the substrate, and is placed on the metal for preventing diffusion. A bump electrode is formed.
（実施例）
以下、この発明のバンブ電極の形成方法の実施例につい
て図面にノＩ；づき説明する。第２図（ａ、）ないし第
２図（ｇ）（はその一実施例の工程説明図である。(Example) Hereinafter, an example of the method for forming a bump electrode of the present invention will be described with reference to the drawings. FIG. 2(a) to FIG. 2(g) are process explanatory diagrams of one embodiment.
捷ず、第２図（ａ）に示すように、半導体基板２１上に
シリコン酸化膜２２を形成した状態で、その上にポンデ
インダバット部のメタル２３．２４によシパンプ電極形
成領域およびマスク基板の合せマーク部を形成する。こ
のマスク基板の合セマーク部のメタル２４はアルミによ
りパターン形成する。As shown in FIG. 2(a), the silicon oxide film 22 is formed on the semiconductor substrate 21, and then the pump electrode forming area and the mask substrate are deposited on the metal 23 and 24 of the pond pad butt part. Form the alignment mark part. The metal 24 of the joint mark portion of this mask substrate is patterned from aluminum.
次いで、第２図（ｂ）に示すように、半導体基板２１に
表面保護膜（５ｉｎ２膜またはＰＳＧ膜）２５を生成し
、必要とする部分にホトリソグラフィで窓２５′をあけ
る。この窓２５′はバンプ電極形成領域のメタル２３お
よび合せマーク部のメタル２４に対応している。Next, as shown in FIG. 2(b), a surface protective film (5in2 film or PSG film) 25 is formed on the semiconductor substrate 21, and windows 25' are formed in the required portions by photolithography. This window 25' corresponds to the metal 23 of the bump electrode forming area and the metal 24 of the alignment mark portion.
次いで、第２図（ｃ）に示すように、表面保護膜２５の
上面にアルミ蒸着膜２６を形成する。このアルミ蒸着膜
２６は接合用メタルと言われている。アルミ蒸着膜２６
を形成することにより、上記窓２５′を通して、バンプ
電極形成領域のメタル２３と合せマーク部のメタル２４
と電気的に接続される。Next, as shown in FIG. 2(c), an aluminum vapor deposition film 26 is formed on the upper surface of the surface protection film 25. This aluminum vapor-deposited film 26 is called a bonding metal. Aluminum vapor deposited film 26
By forming the metal 23 in the bump electrode forming area and the metal 24 in the alignment mark part through the window 25',
electrically connected to.
このアルミ蒸着膜２６上にホトリソグラフィ用のホトレ
ジスト２７（ポジ型ＡＺ １３５０ Ｊ ）を塗布する
。A photoresist 27 (positive type AZ 1350 J) for photolithography is applied on the aluminum vapor deposited film 26.
次いで、第２図（ｄ）に示すように、ホトリソグラフィ
によシ、ホトレジスト２７にパターンを形成する。この
パターン２７は−に記バンプ電極形成領域のメタル２３
および合せマーク部のメタル２４に対応する部分に穴を
有するようにパターン化する。Next, as shown in FIG. 2(d), a pattern is formed on the photoresist 27 by photolithography. This pattern 27 corresponds to the metal 23 in the bump electrode formation area shown in -.
Then, the alignment mark portion is patterned to have a hole in a portion corresponding to the metal 24.
次いで、このパターン化されたホトレジスト２７上にメ
タル（Ｔｉ）２８、メタル（Ｐｔ）２９を蒸着する。メ
タル２８はバンプ電極メタルの拡散防止用メタルである
。Next, metal (Ti) 28 and metal (Pt) 29 are deposited on this patterned photoresist 27. The metal 28 is a metal for preventing diffusion of the bump electrode metal.
次いで、第２図（ｅ）に示すように、ホトレジスト２７
を有機溶剤（アセトン）で除去した後に、メタル２８．
２９のパターンを残す。２１０はバンプ電極形成領域、
２１１は合せマーク領域である。Next, as shown in FIG. 2(e), a photoresist 27 is applied.
After removing metal 28. with an organic solvent (acetone).
29 patterns remain. 210 is a bump electrode forming area;
211 is an alignment mark area.
次に、第２図（ｆ）に示す工程に移行する。この第２図
（ｆ）に示す工程はこの発明の特徴をなす部分であシ、
第２図（、）に示したバンプ電極形成領域２１０と合せ
マーク領域２１１を形成した後、ホトレジスト２１２を
全面に塗布する。このホトレジスト２１２の厚さは８〜
１０μｍの厚さにコーティングする。このホトレジスト
２１２の膜厚を厚くすることも、この工程の特徴であり
、厚いほど・々ンプ電極の形状がホトレジストの露光・
現像パターンに沿って形成される。Next, the process moves to the step shown in FIG. 2(f). The process shown in FIG. 2(f) is a characteristic feature of this invention.
After forming the bump electrode forming area 210 and alignment mark area 211 shown in FIG. 2(,), a photoresist 212 is applied to the entire surface. The thickness of this photoresist 212 is 8~
Coat to a thickness of 10 μm. Another feature of this process is that the film thickness of the photoresist 212 is made thicker.
It is formed along the developed pattern.
次に、ホトリソグラフィ用のマスク基板２１３について
説明をｊると、２１４は一マスク基板２１３上のＣｒ膜
、２１５はバンプのパターン、２１６はマスク合せのた
めのパターンであり、これらのパターン２１５．２１６
はいずれも、透明部分で露光の際の光が透過し、ホトレ
ジスト２１２が感光する。Next, the mask substrate 213 for photolithography will be explained. 214 is a Cr film on one mask substrate 213, 215 is a bump pattern, 216 is a pattern for mask alignment, and these patterns 215. 216
In both cases, light during exposure passes through the transparent portion, and the photoresist 212 is exposed.
図中２１５’、２１６’で示す部分はそれぞれパターン
２１５．２１６を通してホトレジスト２１２が感光され
た感光部分を示す。In the figure, portions 215' and 216' indicate exposed areas where the photoresist 212 is exposed through the patterns 215 and 216, respectively.
ここで、パターン２１６をＢとすると、半導体装置の基
板上の合せマーク（下地）Ａよりサイズが大きい。この
ようにＢＡＡとすることで、ポジ型しソストの感光部分
２１６′は、下地の合せマーク（パターン）Ａより大き
くなる。Here, if the pattern 216 is B, it is larger in size than the alignment mark (base) A on the substrate of the semiconductor device. By using BAA in this manner, the photosensitive portion 216' of the positive type source becomes larger than the alignment mark (pattern) A on the base.
次工程のバンプ電極形成はパターニングされたホトレジ
スト２１２を保護膜とし、電解式金メツキ装置または半
田メッキ装置において、バンブ電極を形成する。最適メ
ッキ条ｒｌ’ （′ｌＩｔ流５〜１０ｍＡをステップ的
に流す）で処理し、バンプ電極ｄ二、上面が平坦で高さ
１０〜１５μの寸法で形成される。In the next process of forming bump electrodes, the patterned photoresist 212 is used as a protective film, and the bump electrodes are formed in an electrolytic gold plating device or a solder plating device. The bump electrode d2 is formed with an optimum plating line rl' (flowing a current of 5 to 10 mA in steps) with a flat upper surface and a height of 10 to 15 .mu.m.
次に、有機溶剤でホ） ｌ／ソスト２１２を除去した状
態を第２図（ｇＪに示す。ポンディングパッド部３００
のメタル２１７でバンブ電４ｉ１１＜形成領域、マスク
合せマーク部４００のメタル２１８で、マスク合せ領域
・９ンプ電極が形成され、バンブ電極は拡散防止用のメ
タル２８．２９との間に隙間ができない。Next, the state after removing the l/sost 212 with an organic solvent is shown in Figure 2 (gJ).
The metal 217 of the mask alignment mark portion 400 forms the bump electrode 4i11< formation area, and the metal 218 of the mask alignment mark portion 400 forms the mask alignment area/9 bump electrode, and there is no gap between the bump electrode and the diffusion prevention metals 28 and 29. .
また、従来法と異なシ、ホトレジストの邪魔がなく、バ
ンブ電極は」二面が平坦となる。バンプｐｈｉ極は拡散
防止用のメタルをカバーし、広い面積で接合する。Also, unlike conventional methods, there is no interference from photoresist, and the bump electrode has two flat surfaces. The bump phi pole covers the metal for diffusion prevention and is bonded over a wide area.
以上説明したように、第１の実施例では、マスク合せマ
ーク部の合せマークが半導体装置の半導体基板２１上の
合せマーク（パターン）よりサイズが大きいために、ノ
９ンプ電極が下地の拡散防止用のメタルより大きく、捷
た、そのメタルと広い面積で密着して形成され、隙間が
できないので、メタル剥離およびバンブ電極が剥離し々
いため、実装技術段階および実装完了後、製品において
他の電極と電気的短絡が生じない。また、メタル剥離、
バンブ電極の剥離による外観不良がなくなる。As explained above, in the first embodiment, since the alignment mark of the mask alignment mark portion is larger than the alignment mark (pattern) on the semiconductor substrate 21 of the semiconductor device, the no. The bump electrode is larger than the original metal and is bent, and is formed in close contact with the metal over a wide area, leaving no gaps, so metal peeling and bump electrodes tend to peel off easily. and no electrical short circuit will occur. Also, metal peeling,
Defects in appearance due to peeling of bump electrodes are eliminated.
さらに、バンブ電極が上面平坦に々るので、実装上、リ
ードがンデインダが問題なく効果的にボンディングでき
るので、品質の向上になる。Furthermore, since the bump electrode is placed on a flat top surface, bonding can be carried out effectively without any problem in mounting the leads, resulting in improved quality.
第１の実施例ではマスク基板のマスク合せマークが半導
体装置の半導体基板上の合せマークよりサイズが大きい
ことによるバンブ電極の形成について説明したが、バン
ブ電極の形状が下地の拡散防止用のメタルより大きいサ
イズとなシ、しかも広い面積で接合するため、接合強度
が増し剥離しサイズで、バンプ電極形成領域（ポンディ
ングパッド部）すべてにこの発明を利用することで、第
３図に示すように（ｄは従来バンプ電極、Ｄはこの発明
のバンブ電極の接合面積で）バンブ電極の接合強度が約
２倍に増す。In the first embodiment, the formation of bump electrodes was explained in which the mask alignment mark on the mask substrate was larger than the alignment mark on the semiconductor substrate of the semiconductor device. Since the bonding is large in size and in a wide area, the bonding strength is increased and the peeling size is small. By applying this invention to the entire bump electrode formation area (ponding pad part), as shown in Figure 3. (d is the bonding area of the conventional bump electrode and D is the bonding area of the bump electrode of the present invention) The bonding strength of the bump electrode is approximately doubled.
第３図（ａ）はこの発明の形成方法により得られたバン
ブ電極の断面図であり、第３ジ１０））は従来の形成方
法とこの発明の形成方法とによシイ＃られたバンブ電極
の接合面積を示す平面図である。FIG. 3(a) is a sectional view of a bump electrode obtained by the forming method of the present invention, and the third figure 10)) shows the bump electrode obtained by the conventional forming method and the forming method of the present invention. FIG.
この第３図（ｂ）において、ｄが従来の形成方法によ多
形成されたバンブ電極の面積（３６Ｘ １０＝ｉＪ）を
示し、Ｄがこの発明の形成方法によって形成されたバン
ブ電極の面積（９６Ｘ ］ （Ｖ’ｒｍｌ）を示す。In FIG. 3(b), d represents the area (36×10=iJ) of the bump electrode formed by the conventional forming method, and D represents the area (36×10=iJ) of the bump electrode formed by the forming method of the present invention. 96X] (V'rml).
この第３図（ｈ）からも明らかなように、接合面積が２
．７倍となり、接合抵抗が約１／３に減少する。As is clear from this Figure 3 (h), the bonding area is 2
．． 7 times, and the junction resistance is reduced to about 1/3.
バンブ電極を形成した半導体装置において、特にＦＡＸ
ドライバ用ＩＣのように、出力側の電流値が大きい（３
０〜４０ ｍＡ ）場合、接合抵抗が減少したことによ
り、出力ローレベル電圧値（ｖｏｒ、）が低下できて、
特性向上につながり、品質向上と歩留方向上となる。In semiconductor devices with bump electrodes, especially for FAX
Like driver ICs, the current value on the output side is large (3
0 to 40 mA), the output low level voltage value (vor) can be lowered due to the decrease in junction resistance,
This leads to improved characteristics, leading to improved quality and yield.
（発明の効果）
以上のように、この発明のバンブ電極の形成方法によれ
ば、マスク基板のマスク合せマークのすイズを、下地の
合せマークよりサイズが大きくして形成したバンブ電極
が、下地メタルに密着し広い面積で接合するようにした
ので、メタルの剥離およびバンブ電極が剥離しない。(Effects of the Invention) As described above, according to the method for forming a bump electrode of the present invention, the bump electrode formed by making the size of the mask alignment mark on the mask substrate larger than the alignment mark on the base can be formed on the base. Since it is closely attached to the metal and bonded over a wide area, the metal does not peel off and the bump electrode does not peel off.
したがって、この方法をポンデインダパッド部のバンブ
電極に利用すると、さらに効果的であシ。Therefore, it will be more effective if this method is applied to the bump electrode of the ponder pad.
バンプ′１に極の接合強度が大きくなり、また、接合抵
抗が低下し特性向上となるとともに、バンブ電極の上面
が平坦になりリードポンディングがし易くなる。The bonding strength between the bump '1 and the pole is increased, the bonding resistance is reduced, and the characteristics are improved, and the upper surface of the bump electrode becomes flat, making lead bonding easier.
第１図１（ａ）は従来のバンブ電極の形成方法によ多形
成さ：？１−７ｔ バンブ電極の断面図、第１図（ｂ）
Ｉ″ｉ第１図（ａ）のバンブ電極におけるマスク合せ部
の拡大図、第２図（ａ）ないし第２図（ｇ）はそれぞれ
この発明のバンプＭ’ｊ極の形成方法の一実施例の工程
説明図、第３図（ａ）はこの発明のバンブ電極の形成方
法により形成されたバンプ電極の断面図、第３図（ｂ）
は従来のバンブ電極の形／７１５方法とこの発明のバン
ブ電極の形成方法とのバンブ電極の接合面積の大小を比
較して示す平面概略図である。
２１・・・半導体装置の基板、２２・・シリコン酸化膜
、２３，２４，２７，２８・・・メタル、２５・・・保
護膜、２５′・・・窓、２６・・・アルミ蒸着膜、２７
・・・ホトレゾスト、２１０，３００・・・パンダ電極
形成領域、２１１，４００・・・合せマーク領域。
特許出願人 沖電気工業株式会社
第３図
手続補正書
昭和５９年１月１８日
特許庁−長官若杉和夫殿
１、事件の表示
昭和５８年 特 許 願第 １６１８９４ 号２、発明
の名称
バンプ電極の形成方法
３、補正をする者
事件との関係 特 許 出願人
（０２９）沖電気工業株式会社
４、代理人
５、補正命令の「１付 昭和 年 月 日 （自発）６
、補正の対象
明細書の発明の詳細な説明の榴および図面７、補正の内
容
別紙の通り
７ 補正の内容
１）明細書】０頁９行「２８は」をｒ２８，２９は」と
訂正する。
２）図面第３図（ａ）において符号ｒ２１８Ｊを別紙朱
書で示すように符号ｒ ２１７Ｊと訂正する。
第３ ｔｒｉ
手続補正書（方式）
昭和５？１年２月２１
特許庁長官若杉和夫 殿
１、事件の表示
昭和５８年 特 許 願第１６１８９４ 号２、発明の
名称
パンｆ電極の形成方法
３、補正をする者
事件どの関係 特 許 出願人
（０２９）沖電気二１：業株式会社
４、代理人
５、補正命令の１−目］ 昭和５９年１ 、ＩＵ ３１
Ｉ＋ （発送日）６、補正の対象
明細書の図面の簡単な説明の欄
７、補正の内容
別紙の通り
７ 補正の内容
１）明細書１５ Ｄｉ １６行ないし１８行［第３図（
ａ）は・・・・・・第３図α】）は従来」を［第３図は
この発明のバンブ電極の形成方法により形成されたバン
プ′ＦｊＬ極の断面図および従来、１と訂正する。FIG. 1(a) shows a bump electrode formed using the conventional bump electrode formation method. 1-7t Cross-sectional view of bump electrode, Figure 1(b)
I''i An enlarged view of the mask matching portion of the bump electrode in FIG. 1(a), and FIGS. 2(a) to 2(g) each show an example of the method for forming the bump M'j electrode of the present invention. FIG. 3(a) is a cross-sectional view of a bump electrode formed by the bump electrode forming method of the present invention, FIG. 3(b) is a process explanatory diagram of
FIG. 2 is a schematic plan view showing a comparison of the bonding area of bump electrodes between the conventional bump electrode shape/715 method and the bump electrode forming method of the present invention. 21... Substrate of semiconductor device, 22... Silicon oxide film, 23, 24, 27, 28... Metal, 25... Protective film, 25'... Window, 26... Aluminum vapor deposited film, 27
...Photoresist, 210,300...Panda electrode formation area, 211,400...Alignment mark area. Patent Applicant: Oki Electric Industry Co., Ltd. Figure 3 Procedural Amendment January 18, 1980 Japan Patent Office - Mr. Kazuo Wakasugi, Commissioner Formation method 3, relationship with the case of the person making the amendment Patent Applicant (029) Oki Electric Industry Co., Ltd. 4, Agent 5, Amendment order dated ``1, Showa year, month, day (self-motivated) 6
, Detailed explanation of the invention in the specification subject to amendment, Drawing 7, Contents of amendment as shown in Attachment 7 Contents of amendment 1) Description] Page 0, line 9, "28 wa" is corrected to "r28, 29 wa" . 2) In Figure 3(a) of the drawing, the code r218J is corrected to the code r217J as shown in red on the attached sheet. 3rd tri Procedural amendment (method) February 21, 1932 Kazuo Wakasugi, Commissioner of the Patent Office 1. Indication of the case 1982 Patent Application No. 161894 2. Name of the invention Method for forming a pan-f electrode 3. What is the relationship between the person making the amendment and the case? Patent Applicant (029) Oki Electric 21: Gyo Co., Ltd. 4, Agent 5, Amendment Order No. 1] 1982, IU 31
I+ (Delivery date) 6, column 7 for a brief explanation of drawings in the specification subject to amendment, content of amendment as per attached sheet 7 Contents of amendment 1) Specification 15 Di Lines 16 to 18 [Figure 3 (
a) is...... Figure 3 α]) is a conventional ``[Figure 3 is a cross-sectional view of a bump 'FjL pole formed by the bump electrode forming method of the present invention and conventional,'' is corrected to 1. .
Claims (1)
域およびマスク基板の合せマーク部にそれぞれ第１のメ
タルを形成する工程と、この第１のメタル形成後保護膜
を形成するとともに上記第１のメタルに対応する個所に
窓を形成１〜て全面に第２のメタルを形成して前記第１
のメタルと接合する工程と、この第２のメタル形成後第
１のホトレジストを塗布して上記バンプ電極形成領域々
らびに合せマーク部の部分で開孔してバンプ電極メタル
の拡散防止用のメタルを形成するとともに第１のホトレ
ジストを除去する工程と、この拡散防止用のメタル形成
後第２のホトレジストを厚く塗布して上記バンプ電極形
成領域および合せマーク部に上記基板上の合せマークよ
り大きいサイズのパターンを有するマスク基板を通して
第２のホトレジストを露光させて上記拡散防止用のメタ
ル上にバンプ電極を形成する工程とよシなるバンプ電極
の形成方法。forming a first metal on the substrate of the semiconductor device through an oxide film in the bump electrode formation region and the alignment mark portion of the mask substrate, and forming a protective film after forming the first metal; A window is formed at a location corresponding to the first metal, and a second metal is formed on the entire surface.
After forming the second metal, a first photoresist is applied and holes are formed in the bump electrode forming areas and alignment mark portions to form a metal for preventing diffusion of the bump electrode metal. and removing the first photoresist at the same time, and after forming the metal for diffusion prevention, a second photoresist is thickly applied to form the bump electrode formation area and the alignment mark part, and the size is larger than the alignment mark on the substrate. A method for forming bump electrodes that is different from the step of forming bump electrodes on the diffusion prevention metal by exposing a second photoresist through a mask substrate having a pattern of .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161894A JPS6054456A (en) | 1983-09-05 | 1983-09-05 | Forming method of bump electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161894A JPS6054456A (en) | 1983-09-05 | 1983-09-05 | Forming method of bump electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054456A true JPS6054456A (en) | 1985-03-28 |
Family
ID=15744024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161894A Pending JPS6054456A (en) | 1983-09-05 | 1983-09-05 | Forming method of bump electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054456A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130275A (en) * | 1990-07-02 | 1992-07-14 | Digital Equipment Corp. | Post fabrication processing of semiconductor chips |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666057A (en) * | 1979-11-02 | 1981-06-04 | Hitachi Ltd | Formation of electrode of semiconductor element |
| JPS56146891A (en) * | 1980-04-15 | 1981-11-14 | Fuji Electric Co Ltd | Selective plating method |
-
1983
- 1983-09-05 JP JP58161894A patent/JPS6054456A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5666057A (en) * | 1979-11-02 | 1981-06-04 | Hitachi Ltd | Formation of electrode of semiconductor element |
| JPS56146891A (en) * | 1980-04-15 | 1981-11-14 | Fuji Electric Co Ltd | Selective plating method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130275A (en) * | 1990-07-02 | 1992-07-14 | Digital Equipment Corp. | Post fabrication processing of semiconductor chips |
| US5277756A (en) * | 1990-07-02 | 1994-01-11 | Digital Equipment Corporation | Post fabrication processing of semiconductor chips |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000183094A (en) | Semiconductor device and its manufacture | |
| US7420274B2 (en) | Method for forming a redistribution layer in a wafer structure | |
| JP2000150518A (en) | Manufacture of semiconductor device | |
| JPS6054456A (en) | Forming method of bump electrode | |
| US7517786B2 (en) | Methods of forming wire bonds for semiconductor constructions | |
| TW558782B (en) | Fabrication method for strengthened flip-chip solder bump | |
| JP2001176966A (en) | Semiconductor device | |
| JPS621249A (en) | Semiconductor device | |
| JP3825355B2 (en) | Electronic component provided with bump electrode and method of manufacturing the same | |
| JPS6336548A (en) | Semiconductor device and manufacture thereof | |
| US5262671A (en) | Semiconductor device in which a peripheral potential barrier is established | |
| JPH05299420A (en) | Semiconductor device | |
| JP2734585B2 (en) | Method for manufacturing semiconductor device | |
| JPH03101233A (en) | Electrode structure and its manufacture | |
| JPS59148352A (en) | Electrode formation for semiconductor device | |
| JPH09232321A (en) | Bump electrode and manufacture thereof | |
| JPS61251152A (en) | Formation of bump | |
| JPH0395931A (en) | Semiconductor device and manufacture thereof | |
| JPH02143530A (en) | Manufacture of semiconductor device | |
| JPH03278551A (en) | Semiconductor device | |
| JP3201369B2 (en) | Method for manufacturing semiconductor chip for high frequency | |
| JPH09172019A (en) | Formation of base electrode | |
| JPH03174731A (en) | Bump electrode for integrated circuit and manufacture thereof | |
| JPH0194641A (en) | Semiconductor device | |
| JPS6386457A (en) | Manufacture of semiconductor device |