JPH02143530A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［概要］
半導体装置の製造方法に係り、特にバンプを実［産業上
の利用分野］
本発明は半導体装置の製造方法に係り、特にバンプを実
装する半導体装置の製造方法に関する。[Detailed Description of the Invention] [Summary] The present invention relates to a method for manufacturing a semiconductor device, particularly for mounting bumps [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, particularly for mounting bumps. Regarding.
［従来の技術］
近年、ＩＣ（半導体集積回路）の高集積化、信頼性の向
上、製造コストの低減等の要求に伴い、組立てにおける
ボンディング工程も、従来のワイヤボンディング方式に
加えてワイヤレスボンディング方式が採用され、とりわ
け、自動化に適したＴＡＢ （Ｔａｐｅ Ａｕｔｏｎ
＋ａｔｅｄ Ｂｏｎｄｉｎｏ ）方式の採用が進めら
れている。[Conventional technology] In recent years, with the demand for higher integration, improved reliability, and lower manufacturing costs for ICs (semiconductor integrated circuits), the bonding process during assembly has changed to wireless bonding in addition to the conventional wire bonding method. has been adopted, especially TAB (Tape Auton), which is suitable for automation.
+ated Bondino) method is being adopted.
このＴＡＢ方式においては、ＩＣチップのボンディング
パッド上に、バンプを形成する必要かある。In this TAB method, it is necessary to form bumps on the bonding pads of the IC chip.
従来のバンプを実装する半導体装置のバンプ形成方法を
、第２図を用いて説明する。A conventional method for forming bumps on a semiconductor device in which bumps are mounted will be described with reference to FIG.
素子を形成したシリコンウェーハ１２上に、アルミニウ
ム（Ａ１）配線層およびその一部に設けられているボン
ディングパッド１４が形成され、さらにこれらの、ｌ配
線層およびボンディング工程ド１４を保護するＰＳＧ膜
１６が形成されている。そしてまず、ボンディングパッ
ド１４上のＰＳＧ膜１６を開口する（第２図（ａ）参照
）。An aluminum (A1) wiring layer and a bonding pad 14 provided on a part thereof are formed on the silicon wafer 12 on which the elements are formed, and a PSG film 16 is further formed to protect the wiring layer and the bonding pad 14. is formed. First, the PSG film 16 on the bonding pad 14 is opened (see FIG. 2(a)).
次いで、ＰＳＧＩ模１６および露出されたボンディング
パッド１４上に、バリアメタル層２０を形成する。そし
てこのバリアメタル層２０上にレジスト２２を塗布し、
ボンディングバンド１４上方を；π択的に開口した後、
メツキを行なう。すなわちバリアメタル層２０を一方の
重臣に接続し、露出されたバリアメタル層２０上に例え
ば金（Ａｕ）またはＭ（Ｃｕ）からなるバンプ２４を成
長させる（第２図（ｂ）参照）。Next, a barrier metal layer 20 is formed on the PSGI pattern 16 and the exposed bonding pad 14. Then, a resist 22 is applied on this barrier metal layer 20,
After selectively opening the upper part of the bonding band 14,
Perform metsuki. That is, the barrier metal layer 20 is connected to one of the leaders, and a bump 24 made of, for example, gold (Au) or M (Cu) is grown on the exposed barrier metal layer 20 (see FIG. 2(b)).
次いで、レジスト２２を除去した後、バンプ２４をマス
クとして、ＰＳＧＩＥＪ１６上のバリアメタル層２０を
エツチング除去する。こうして、Ａ」からなるボンディ
ングパッド１４上に、バリアメタル層２０を介して、バ
ンプ２４が形成される（第２図（ｃ）参照）。Next, after removing the resist 22, the barrier metal layer 20 on the PSGIEJ 16 is removed by etching using the bump 24 as a mask. In this way, a bump 24 is formed on the bonding pad 14 made of "A" via the barrier metal layer 20 (see FIG. 2(c)).
しかしながら、上記従来の方法においては、シリコンウ
ェーハ１２上の良品チップのみならず、不良品チップに
もバンプ２４を形成することになり、コストの増大を招
くという問題があった。However, in the conventional method described above, bumps 24 are formed not only on good chips on the silicon wafer 12 but also on defective chips, resulting in an increase in cost.
この解決法として、スクライビングされた後の良品チッ
プだけに上記従来の方法を適用することも考えられるが
、非常に小さいチップに対して、レジストバターニング
やメツキやエツチング等を行なうことは、そのハンドリ
ング上からも、設備上からも困難が大きい。As a solution to this problem, it may be possible to apply the above conventional method only to good chips after scribing, but performing resist buttering, plating, etching, etc. on very small chips is difficult to handle. The difficulties are great both from the top and from the equipment standpoint.
また、バンプ２４をマスクとして、ＰＳＧ膜１膜上６上
リアメタル層２０をエツチング除去する際に、Ａ、Ｑ
（ボンディングパッド）−バリアメタル−Ａｕ（バン
プ）という構造であるために電池反応が発生してバリア
メタル層２０のエツチング制御が難しく、そのためバリ
アメタル層２０のサイドエッチか発生し、さらには下地
のＡｆＪすなわちボンディングパッド１４へのエツチン
グ液の浸込みが起こりやすい。従って、バンプ形成前の
良品チップの信頼性を低下させるという問題があった。Also, when removing the rear metal layer 20 on the PSG film 1 film 6 by etching using the bump 24 as a mask, A and Q
Since the structure is (bonding pad) - barrier metal - Au (bump), a battery reaction occurs and it is difficult to control the etching of the barrier metal layer 20. As a result, side etching of the barrier metal layer 20 occurs, and furthermore, the underlying layer is etched. AfJ, that is, the etching liquid tends to penetrate into the bonding pad 14. Therefore, there is a problem in that the reliability of the non-defective chip before the bumps are formed is reduced.
また、バンブ２４上部表面にインナーリードフレームを
圧着させるＩＬＢ（インナーリードボンディング）工程
において、バンプ２４とボンディングパッド１４とに挟
まれているＰＳＧ膜１６にストレスが掛かり、そこにク
ラックが発生したしする。従って、このＩＬＢ工程にお
いて、良品チップを不良品にする可能性か高いという問
題があった。In addition, during the ILB (inner lead bonding) process in which the inner lead frame is bonded to the upper surface of the bump 24, stress is applied to the PSG film 16 sandwiched between the bump 24 and the bonding pad 14, causing cracks to occur there. . Therefore, in this ILB process, there is a problem that there is a high possibility that a good chip will be turned into a defective chip.
さらにまた、ＩＬＢ工程において、バンブ２４上部表面
が凹凸になっているため、バンブ２４上部表面とインナ
ーリードフレームとの密着面積が小さくなり、ＩＬＢコ
ンタクト強度が低下してｊＸｌｌがれが生じ易いという
問題もあった。Furthermore, in the ILB process, since the bump 24 upper surface is uneven, the contact area between the bump 24 upper surface and the inner lead frame becomes smaller, reducing the ILB contact strength and causing jXll peeling. There was also.
［発明が解決しようとする課題」
このように、従来のバンプを実装する半導体装置の製造
方法においては、ウェーハ上の良品チップのみならず、
不良品チップにもバンプを形成することにより、コスト
の増大を招くという問題があった。[Problems to be Solved by the Invention] As described above, in the conventional manufacturing method of semiconductor devices mounting bumps, not only good chips on the wafer but also
There is a problem in that forming bumps on defective chips also increases costs.
さらに、バンプ形成前の良品チップを、バンプ形成工程
において信頼性を低下させたり、不良品にしたりする危
険性が高く、また、バンプ上部表面とインナーリードフ
レームとのＩＬＢコンタクト強度が低下して剥がれが生
じ易いため、歩留まりの低下を招くという問題もあった
。Furthermore, there is a high risk that a non-defective chip before bump formation will have its reliability reduced during the bump formation process or become a defective product, and the ILB contact strength between the upper surface of the bump and the inner lead frame will decrease and the chip will peel off. Since this tends to occur, there is also the problem of lowering the yield.
そこで本発明は、良品チップのみにバンプを形成してコ
ストを低減することができ、この良品チップの信頼性を
低下させたり不良品にしたりする危険性を防止し、また
バンプ上部表面とインナーリードフレームとのＩＬＢコ
ンタクト強度を向上させて歩留まりを向上することがで
きる半導体装置の製造方法を提供することを目的とする
。Therefore, the present invention can reduce costs by forming bumps only on non-defective chips, prevent the risk of lowering the reliability of these non-defective chips or make them defective, and also It is an object of the present invention to provide a method for manufacturing a semiconductor device that can improve yield by improving ILB contact strength with a frame.
［課題を解決するための手段］
上記課題は、半導体基板上に形成されたボンディングパ
ッド上にバンプを形成する半導体装置の製造方法におい
て、バンプを半導体装置が形成された前記半導体基板と
は別の基板上に予め形成し、前記半導体基板と前記基板
とを対向密着させて、前記基板上の前記バンプを前記半
導体装置の前記ボンディングパッド上に転写することを
特徴とする半導体装置の製造方法によって達成される。[Means for Solving the Problems] The above problem is solved by a semiconductor device manufacturing method in which bumps are formed on bonding pads formed on a semiconductor substrate. Achieved by a method for manufacturing a semiconductor device, characterized in that the bumps are formed on a substrate in advance, the semiconductor substrate and the substrate are brought into close contact with each other facing each other, and the bumps on the substrate are transferred onto the bonding pads of the semiconductor device. be done.
［作 用コ
本発明によれば、予め別基板上に形成したバンプを半導
体装置のボンディングパッド上に転写することにより、
任意のチップのみに、上部表面か平坦なバンプを容易に
形成することができる。[Function] According to the present invention, by transferring bumps formed in advance on a separate substrate onto bonding pads of a semiconductor device,
A flat bump can be easily formed on the top surface of any chip.
［実施例］
以下、本発明を図示する実施例に基づいて具体的に説明
する。[Example] The present invention will be specifically described below based on an illustrative example.
第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図である。FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
例えばシリコンまたは樹脂からなる基板２上に、膜厚０
．３μｍのシリコン酸化膜４を介して、例えばＡｕ、パ
ラジウム（Ｐｄ）ｆたは白金（Ｐｔ）等の貴金属からな
るメタル層６を膜厚１μｍ以下に形成する。そしてこの
メタル層６上にレジスト８を塗布し、所定の場所に選択
的に開口した後、メツキを行なう。すなわちメタル層６
を一方の電極に接続し、パターニングされたレジスト８
をマスクとして、露出されたメタル層６上にＡｕまたは
Ｃｕからなる厚さ１５〜３０μｍのバンプ１０を成長さ
せる（第１図（ａ＞参照）。For example, on a substrate 2 made of silicon or resin, a film with a thickness of 0
．． A metal layer 6 made of a noble metal such as Au, palladium (Pd) or platinum (Pt) is formed to a thickness of 1 μm or less through a silicon oxide film 4 of 3 μm. Then, a resist 8 is applied onto this metal layer 6, and after openings are selectively formed at predetermined locations, plating is performed. That is, metal layer 6
is connected to one electrode, and the patterned resist 8
Using as a mask, a bump 10 made of Au or Cu and having a thickness of 15 to 30 μm is grown on the exposed metal layer 6 (see FIG. 1(a)).
次いで、レジスト８を除去した後、バンプ１０をマスク
として、シリコン酸化膜４上のメタル層６をエンチング
除去する。こうして、基板２上に、シリコン酸化膜４を
介して、下地にメタル層６を有するバンプ１０が形成さ
れる（第１図（ｂ）参照）
一方、素子を形成したシリコンウェーハ１２上には、Ａ
」配線層およびその一部に設けられているボンデインク
バンド１４が形成され、さらにこれらの、ｌ配線層を保
護するＰＳＧ膜１６が、ボンデインクパッド１４上だけ
を開口されて、形成されている。そしてこの露出されて
いるボンディングパッド１４上には、バリアメタル層１
８が形成されている。このバリアメタル層１８は、ボン
デインクバンド１４のＡＮとバンプ１０のＡｕ等との反
応を防ぐなめに設けられるもので、例えばチタン（Ｔｉ
）、チタンナイトライド（Ｔ ｉ Ｎ ）またはチタン
タングステン（ＴｉＷ）から構成されている。あるいは
また、このバリアメタル層１８は、Ｔ ｉ、 Ｔ ｉＮ
ｉたはＴ ｉ Ｗ ドパ７７”１Ｃ１）Ａｕ等との密
着性を強めるために、Ｔｉ層、ＴｉＮ層またはＴｉＷ層
上にＡｕ、Ｐｄ、ｔたはｐｔ。Next, after removing the resist 8, the metal layer 6 on the silicon oxide film 4 is etched and removed using the bump 10 as a mask. In this way, the bumps 10 having the metal layer 6 as an underlying layer are formed on the substrate 2 via the silicon oxide film 4 (see FIG. 1(b)).On the other hand, on the silicon wafer 12 on which the elements are formed, A
A bond ink band 14 is formed on the wiring layer and a part thereof, and a PSG film 16 for protecting the wiring layer is formed with an opening only on the bond ink pad 14. . A barrier metal layer 1 is formed on the exposed bonding pad 14.
8 is formed. This barrier metal layer 18 is provided to prevent a reaction between AN of the bond ink band 14 and Au of the bump 10, and is made of, for example, titanium (Ti).
), titanium nitride (T i N ) or titanium tungsten (TiW). Alternatively, this barrier metal layer 18 may include T i, T iN
i or T i W Dopa 77''1C1) Au, Pd, t or pt on the Ti layer, TiN layer or TiW layer to strengthen the adhesion with Au etc.
等のメタル層を設けた２層構造であってもよい。A two-layer structure including a metal layer such as the like may also be used.
このようなシリコンウェーハ１２と第１図（ｂ）に示さ
れる基板２とを対向させ、シリコンウェーハ１２上のボ
ンディングパッド１４と基板２上のバンプ１０とをアラ
イメントさせつつ、温度３００〜４００°Ｃにおいて熱
圧着させる（第１図（ｃ）参照）。Such a silicon wafer 12 and the substrate 2 shown in FIG. 1(b) are placed facing each other, and while the bonding pads 14 on the silicon wafer 12 and the bumps 10 on the substrate 2 are aligned, the temperature is 300 to 400°C. (See FIG. 1(c)).
次いで、シリコンウェーハ１２と基板２とを引き剥がす
と、シリコン酸化膜−′１とメタル層６との密着性は、
バンプ１０とバリアメタル層１８との密着性よりも弱い
ため、バンプ１０はバリアメタル層１８を介して、ボン
ディングパッド１４上に転写される（第１図（ｄ）参照
）。Next, when the silicon wafer 12 and the substrate 2 are peeled off, the adhesion between the silicon oxide film-'1 and the metal layer 6 is as follows.
Since the adhesion is weaker than that between the bump 10 and the barrier metal layer 18, the bump 10 is transferred onto the bonding pad 14 via the barrier metal layer 18 (see FIG. 1(d)).
このようにして本実施例によれば、基板２上に形成した
バンプ１０をシリコンウェーハ１２上のボンディングパ
ッド１４に転写することにより、ボンディングパＺド１
４上にバンプ１０を形成することができる。In this way, according to this embodiment, by transferring the bumps 10 formed on the substrate 2 to the bonding pads 14 on the silicon wafer 12, the bonding pads Z
Bumps 10 can be formed on 4.
この転写を用いる方法によって、従来のようにバンプを
マスクとしてバリアメタル層をエツチングする工程は不
必要となり、そのエツチングの際に生じるバリアメタル
層のサイドエッチ、さらには下地のボンディングパッド
へのエツチング液の浸込みがなくなる。従って、このバ
ンプ形成工程において、バンプ形成前の良品チップの信
顆性が低下することを防ぐことことができる。By using this method of transfer, the conventional process of etching the barrier metal layer using the bump as a mask becomes unnecessary, and the side etch of the barrier metal layer that occurs during etching, as well as the etching solution applied to the underlying bonding pad, become unnecessary. The seepage of water is eliminated. Therefore, in this bump forming step, it is possible to prevent the reliability of the non-defective chip before bump formation from deteriorating.
また、転写の際に、バリアメタル層１８を介してボンデ
ィングパッド１４上に密着するバンプ１０の面が露出し
ていたボンディングパッド１４の面より小さいため、バ
ンプ１０とボンディングパッド１４との間にＰＳＧＷＡ
１６が挟まれることはない、従って、ＩＬＢ工程におい
ても、ＰＳＧ膜１６にクラックが発生するようなストレ
スは掛からず、良品チップを不良品化することは少なく
なり、歩留まりを向上させることができる。Furthermore, since the surface of the bump 10 that is in close contact with the bonding pad 14 via the barrier metal layer 18 during transfer is smaller than the exposed surface of the bonding pad 14, there is no PSGWA between the bump 10 and the bonding pad 14.
Therefore, even in the ILB process, stress that would cause cracks to occur on the PSG film 16 is not applied to the PSG film 16, which reduces the number of good chips that are rejected and improves yield.
さらにまた、転写によってボンディングパッド１４上に
形成されたバンプ１０の上部表面は平坦であるため、Ｉ
ＬＢ工程において、バンプ１０上部表面とインナーリー
ドフレームとの密着面積が大きくなり、ＩＬＢコンタク
ト強度が向上して剥がれが生じ難くなり、歩留まりを向
上させることができる。Furthermore, since the upper surface of the bump 10 formed on the bonding pad 14 by transfer is flat, the I
In the LB process, the area of close contact between the upper surface of the bump 10 and the inner lead frame is increased, the ILB contact strength is improved, peeling is less likely to occur, and the yield can be improved.
本実施例における基板２のメタル層６上に塗布したレジ
スト８をバターニングする工程において、ウェーハ状態
における各チップの良品選別情報をステップ及リピート
方式で露光を行なうステッパー装置にフィードバックし
て、良品チップのボンディングパッドに対応する基板２
のメタル層６上の場所のみを開口することにより、良品
チップに対応するバンプ１０のみを形成することができ
る。In the process of patterning the resist 8 coated on the metal layer 6 of the substrate 2 in this embodiment, information on selecting non-defective chips for each chip in the wafer state is fed back to a stepper device that performs exposure in a step and repeat manner, and the non-defective chips are Board 2 corresponding to the bonding pad of
By opening only the location on the metal layer 6, only the bumps 10 corresponding to good chips can be formed.
従って、シリコンウェーハの不良品チップを含めた全て
のチップにバンプを形成する従来の方法と比較すると、
コストを低減することができる。Therefore, compared to the conventional method of forming bumps on all chips including defective chips on a silicon wafer,
Cost can be reduced.
なお、上記実施例においては、ウェーハ状態のチップに
対してバンプを形成する場合について述べたが、本発明
はスクライビング後の良品チップに対しても適用するこ
とができる。In the above embodiment, a case was described in which bumps were formed on a chip in a wafer state, but the present invention can also be applied to a non-defective chip after scribing.
この場合、上記実施例の第１図＜ｂ＞に示される工程に
おいて基板２上にシリコン酸化１１０４を介してバンプ
１０が形成された後に、チップサイズに対応させて基板
２のスクライビングを行ない、このスクライビングされ
た基板２を個々の良品チップに対向させて、基板２上の
バンプ１０を良品チップのボンディングパッド１４上に
転写すればよい。In this case, after the bumps 10 are formed on the substrate 2 through the silicon oxide 1104 in the step shown in FIG. The scribed substrate 2 may be opposed to each non-defective chip, and the bumps 10 on the substrate 2 may be transferred onto the bonding pads 14 of the non-defective chips.
［発明の効果］
以上のように本発明によれば、半導体装置が形成された
半導体基板とは別の基板上に予め形成したバンプを半導
体装置のボンディングパッド上に転写することにより、
任意のチップのみに、上部表面が平坦なバンプを容易に
形成することができる。[Effects of the Invention] As described above, according to the present invention, bumps formed in advance on a substrate different from the semiconductor substrate on which the semiconductor device is formed are transferred onto the bonding pads of the semiconductor device.
Bumps with flat upper surfaces can be easily formed on any chip.
これによって、コストを低減し、信顆性を向上し、歩留
まりを向上することができる。This makes it possible to reduce costs, improve reliability, and improve yield.
第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図、
第２図は従来の半導体装置の製造方法を示す工程図であ
る。
図において、
２・・・・・・基板、
４・・・・・・シリコン酸化膜、
６・・・・・・メタル層、
８．２２・・・・・・レジスト、
１０．２４・・・・・・バンプ、
１２・・・・・・シリコンウェーハ
１４・・・・・・ボンディングパッド、１６・・・・・
・ＰＳＧ膜、
１８．２０・・・・・・バリアメタル層。FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a process diagram showing a conventional method for manufacturing a semiconductor device. In the figure, 2...Substrate, 4...Silicon oxide film, 6...Metal layer, 8.22...Resist, 10.24... ... Bump, 12 ... Silicon wafer 14 ... Bonding pad, 16 ...
・PSG film, 18.20...Barrier metal layer.
Claims (1)
バンプを形成する半導体装置の製造方法において、 バンプを半導体装置が形成された前記半導体基板とは別
の基板上に予め形成し、 前記半導体基板と前記基板とを対向密着させて、前記基
板上の前記バンプを前記半導体装置の前記ボンディング
パッド上に転写する ことを特徴とする半導体装置の製造方法。[Claims] 1. In a method for manufacturing a semiconductor device in which bumps are formed on bonding pads formed on a semiconductor substrate, the bumps are formed in advance on a substrate different from the semiconductor substrate on which the semiconductor device is formed. A method for manufacturing a semiconductor device, characterized in that the bumps on the substrate are transferred onto the bonding pads of the semiconductor device by bringing the semiconductor substrate and the substrate into close contact with each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29891988A JPH02143530A (en) | 1988-11-25 | 1988-11-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29891988A JPH02143530A (en) | 1988-11-25 | 1988-11-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143530A true JPH02143530A (en) | 1990-06-01 |
Family
ID=17865876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29891988A Pending JPH02143530A (en) | 1988-11-25 | 1988-11-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143530A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014854A (en) * | 2002-06-07 | 2004-01-15 | Shinko Electric Ind Co Ltd | Semiconductor device |
-
1988
- 1988-11-25 JP JP29891988A patent/JPH02143530A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014854A (en) * | 2002-06-07 | 2004-01-15 | Shinko Electric Ind Co Ltd | Semiconductor device |
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