JP3030037B2

JP3030037B2 - 主記憶装置

Info

Publication number: JP3030037B2
Application number: JP1278975A
Authority: JP
Inventors: 潔薦田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-26
Filing date: 1989-10-26
Publication date: 2000-04-10
Anticipated expiration: 2015-04-10
Also published as: JPH03139746A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は，情報処理装置における仮想記憶制御方式
を採用した主記憶装置の改良に関するものである。

〔従来の技術〕

一般に，仮想記憶制御方式を採用した主記憶装置にお
いては中央処理装置から与えられる仮想アドレスを予め
用意されたアドレス変換テーブルにより実アドレスに変
換し，その実アドレスにより主記憶メモリに対してアク
セスする。仮想アドレスから実アドレスに変換する変換
速度を速くするため，通常は上記アドレス変換テーブル
の内使用頻度の高い部分を選出しその写しをアドレス変
換バツフアとして設け，アドレス変換テーブルを検索す
る前に先ずアドレス変換バツフアを検索することにより
変換速度を速くしている。

上記のような仮想記憶制御方式を採用した主記憶装置
の一例として第３図に示すものがある。第３図におい
て，（１）は中央処理装置（図示せず）から与えられる
仮想アドレスを格納する仮想アドレスレジスタで，ペー
ジアドレス部分（PA）とページ内アドレス部分（BA）と
から構成されている。（２）は仮想アドレスのページア
ドレスとしての仮想ページアドレスを実アドレスのペー
ジアドレスとしての実ページアドレスに変換する変換テ
ーブル（３）が格納された主記憶メモリ，（４）はこの
実記憶メモリ（２）に対するアクセスを保護するために
使用する保護キーが実ページアドレスに対応して設けら
れている保護キーメモリである。（５）は主記憶メモリ
（２）にアクセスする実アドレスを格納する物理アドレ
スレジスタ，（６）は上記変換テーブル（３）の内使用
頻度の高い部分の写しを保持したアドレス変換バツフア
で，仮想アドレスの１−11ビツトと比較するためのイン
デツクスフイールド（INDX）と，実ページアドレスフイ
ールド（RA）と，保護キーフイールド（KY）と，アドレ
ス変換バツフア（６）の各エントリが有効であることを
示す有効ビツト（Ｖ）とから構成されている。（８）は
保護キーフイールド（KY）に保護キーを書き込むための
保護キーライトデータレジスタ，（７）は主記憶メモリ
（２）の変換テーブル（３）でアドレス変換された実ペ
ージアドレスを格納する実ページアドレスレジスタであ
る。（９）は保護キーメモリ（４）の内使用頻度の高い
部分の写しを保持した保護キーバツフアで，インデツク
スフイールド（INDX）と，保護キーフイールド（KY）
と，有効ビツト（Ｖ）とから構成されている。この保護
キーバツフア（９）は仮想アドレスレジスタ（１）にア
ドレス変換する必要のない実アドレスが与えられた場
合，その実アドレスに対応する保護キーを検索するもの
である。（10）は仮想アドレスの１−11ビツトとアドレ
ス変換バツフア（６）のインデツクスフイールドとを比
較する第一の比較器，（11）はこの第一の比較器（10）
の出力と有効ビツト（Ｖ）とのANDをとる第一のANDゲー
トで，出力１のときがアドレス変換バツフア（６）で求
める変換情報が得られヒツトした状態を表わす。保護キ
ーバツフア（９）の場合も同様に，（12）は第二の比較
器，（13）は第二のANDゲートである。（22）は保護キ
ーを別に格納された保護ロツクと照合するために格納す
る保護キーリードデータレジスタ，（17）はこの保護キ
ーリードデータレジスタ（22）に格納する保護キーを選
択する第一のセレクタでアドレス変換モードレジスタ
（20）により選択され，このアドレス変換モードレジス
タ（20）はアドレス変換をする場合に１となりアドレス
変換バツフア（６）の保護キーを選択し，アドレス変換
をしない場合は０となり保護キーバツフア（９）の保護
キーを選択する。（23）は第二のセレクタで，アドレス
変換モードレジスタ（20）の状態によりアドレス変換バ
ツフア（６）の実ページアドレスフイールドまたは仮想
アドレスのページアドレスが選択される。（24）は以上
述べた装置の動作を制御する制御装置である。

次にこのものの動作について説明する。アドレス変換
をする仮想アドレスが仮想アドレスレジスタ（１）に与
えられると，その仮想アドレスの12−19ビツトが表わす
アドレスによりアドレス変換バツフア（６）上を検索
し，そのアドレスに格納されている変換情報のインデツ
クスフイールドと仮想アドレスの１−11ビツトとを第一
の比較器（10）で比較し一致しなかつた場合，求める変
換情報はアドレス変換バツフア（６）上には存在しない
ことになる。次に，主記憶メモリ（２）上の変換テーブ
ル（３）を検索し得られた実ページアドレスを実ページ
アドレスレジスタ（７）に格納し，その実ページアドレ
スをアドレス変換バツフア（６）の実ページアドレスフ
イールドに格納する。次に，その実ページアドレスによ
り保護キーメモリ（４）で保護キーを検索し得られた保
護キーを保護キーライトデータレジスタ（８）に格納
し，更にその保護キーをアドレス変換バツフア（６）の
保護キーフイルタドに格納する。次に仮想アドレスの１
−11ビツトをアドレス変換バツフア（６）のインデツク
スフイールドに格納するとともに有効ビツト１を格納し
次回のアドレス変換のために変換情報を整備する。アド
レス変換モードレジスタ（20）は１となつているので，
アドレス変換バツフア（６）の保護キーが選択され保護
キーリードデータレジスタ（22）に格納する。この格納
された保護キーは別に格納されている保護ロツクと照合
され，一致した場合は第二のセレクタ（23）においてア
ドレス変換モードレジスタ（20）が１となつているの
で，アドレス変換バツフア（６）の実ページアドレスが
選択され仮想アドレスのページ内アドレスとともに実ア
ドレスとして物理アドレスレジスタ（５）に格納され主
記憶メモリ（２）のアクセスが行なわれる。

〔発明が解決しようとする課題〕

従来の主記憶装置は以上のように構成されているの
で，アドレス変換する仮想アドレスに対応する実アドレ
スがアドレス変換バツフア（６）にない場合，変換テー
ブルを検索し得られた上記実アドレスにより保護キーメ
モリ（４）から保護キーを得なければならず，保護キー
メモリ（４）を検索して保護キーが得られるまでかなり
の時間がかかりその分装置全体の処理時間が長くなると
いう問題点があつた。

この発明は上記のような問題点を解消するためになさ
れたもので，保護キーの検索時間を短縮することにより
装置全体の処理時間が短い主記憶装置を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係わる主記憶装置は，仮想記憶制御方式に
おける仮想アドレスを主記憶メモリ上の実アドレスに変
換する変換テーブルと，この変換テーブルの内使用頻度
の高い部分の写しと保護キーの写しを設けたアドレス変
換バツフアと，上記主記憶メモリに対するアクセスを可
能とし上記実アドレスに対応して設けられた保護キーを
格納する保護キーメモリと，この保護キーメモリの内使
用頻度の高い部分の写しを設けた保護キーバツフアと，
上記仮想アドレスに基づき上記アドレス変調バツフアか
ら上記仮想アドレスに対応する上記実アドレスを検索し
当該実アドレスが得られなかつた場合上記変換テーブル
から当該実アドレスを検索し得られた当該実アドレスに
基づき上記保護キーバツフアから当該実アドレスに対応
する上記保護キーを検索する制御装置とを備え、上記保
護キーバッファから当該実アドレスに対応する上記保護
キーが検索された場合、上記アドレス変換バッファは、
検索された上記保護キーを格納するように構成したもの
である。

〔作用〕

この発明における保護キーバツフアは，実アドレスと
仮想アドレスのいずれの場合にも使用できるように共用
としたので，仮想アドレスをアドレス変換する場合に保
護キーを得るために上記保護キーバツフアを検索するこ
とができる。

〔発明の実施例〕

以下，この発明による主記憶装置の一実施例を第１図
および第２図に基づいて説明する。第１図は主記憶装置
の主要部の回路図を示し，図において（１）は中央処理
装置から与えられプログラム上の論理アドレスから実ア
ドレスにアドレス変換される仮想アドレスまたはアドレ
ス変換する必要のない実アドレスを保持する仮想アドレ
スレジスタである。この仮想アドレスレジスタ（１）は
仮想アドレスのページアドレス（PA）を格納する部分と
ページ内アドレス（BA）を格納する部分とから構成され
ている。（２）は主記憶メモリ（MM）で，仮想アドレス
の内ページ部分のアドレスである仮想ページアドレスを
実アドレスの内ページ部分の実ページアドレスに変換す
る変換テーブル（３）が格納されている。（４）は主記
憶メモリ（２）に対する不正なアクセスを防止するため
に別に設けた保護ロツクと一致したときにアクセスを可
能とするページ単位の保護キーが上記実ページアドレス
に対応して格納されている保護キーメモリである。
（５）は主記憶メモリ（２）および保護キーメモリ
（４）をアクセスするための実アドレスを保持する物理
アドレスレジスタで，そのアクセスは共通のアドレスバ
スを使用するため主記憶メモリ（２）および保護キーメ
モリ（４）は同時にはアクセスできない。（６）は変換
テーブル（３）の内使用頻度の高い部分の写しと保護キ
ーの写しを設けたアドレス変換バツフアで，仮想ページ
アドレスが格納されているINDXフイールドとその仮想ペ
ージアドレスに対応する実ページアドレスが格納されて
いるRAフイールドと保護キーが格納されているKYフイー
ルドとアドレス変換バツフア（６）に格納されている変
換情報１件毎を表わす各エントリが有効であることを表
わす有効ビツトＶとから構成されている。このアドレス
変換バツフア（６）には256エントリが格納されてお
り，仮想アドレスレジスタ（１）に保持されるページア
ドレスの内12−19ビツトの８ビツトが上記256エントリ
を指示するアドレスを形成している。（７）は上記変換
テーブルから得られた実ページアドレスを保持する実ペ
ージアドレスレジスタ，（８）は保護キーメモリ（４）
から得られた保護キーを保持する保護キーライトデータ
レジスタである。（９）は保護キーメモリ（４）の内使
用頻度の高い部分の写しを設けた保護キーバツフアで，
実ページアドレスが格納されているINDXフイールドとそ
の実ページアドレスに対応する保護キーが格納されてい
るKYフイールドと各エントリが有効であることを表わす
有効ビツトＶからなるＶフイールドとから構成されてい
る。（10）は第一の比較器で，仮想アドレスレジスタ
（１）に保持された仮想アドレスの１−11ビツトとアド
レス変換バツフア（６）のINDXフイールドとを比較し一
致した場合は１を出力し一致しない場合は０を出力す
る。

（11）はこの出力と有効ビツトとのANDをとる第一のA
NDゲートで，この第一のANDゲート（11）の出力が１の
ときが求める変換情報がアドレス変換バツフア（６）に
存在したことを表わす。（12）は第二の比較器で，実ペ
ージアドレスレジスタ（７）に保持された実ページアド
レスの１−11ビツトまたは仮想アドレスレジスタ（１）
に保持された実アドレスの１−11ビツトと保護キーバツ
フア（９）のINDXフイールドとを比較し一致した場合は
１を出力し一致しない場合は０を出力する。（13）はこ
の出力と有効ビツトとのANDをとる第二のANDゲートで，
この第二のANDゲート（13）の出力が１のときが求める
保護キーが保護キーバツフア（９）に存在したことを表
わす。（14）は求める変換情報がアドレス変換バツフア
（６）になく，変換テーブル（３）から実ページアドレ
スを得てその実ページアドレスがアドレス変換バツフア
（６）に格納されたとき１となりその実ページアドレス
へのアクセスが終了したとき０となるミスフラグレジス
タ（Ｍ）である。（15）は実ページアドレスレジスタ
（７）に保持された実ページアドレスの12−19ビツトと
仮想アドレスレジスタ（１）に保持された実ページアド
レスの12−19ビツトの内いずれかを選択する第一のセレ
クタで，ミスフラグレジスタ（14）が１のとき前者を選
択し０の時は後者を選択するように設定されている。
（16）は実ページアドレスレジスタ（７）に保持された
実ページアドレスの１−11ビツトと仮想アドレスレジス
タ（１）に保持された実ページアドレスの１−11ビツト
の内いずれかを選択する第二のセレクタで，ミスフラグ
レジスタ（14）が１のとき前者を選択し０のとき後者を
選択するように設定されている。この第二のセレクタ
（16）で選択された信号は，第二の比較器（12）の一方
の入力と保護キーバツフア（９）のINDXフイールドに接
続されている。（17）は保護キーバツフア（９）のKYフ
イールドとアドレス変換バツフア（６）のKYフイールド
の内いずれかを選択する第三のセレクタで，選択用入力
が１のとき保護キーバツフア（９）のKYフイールドが選
択され，選択用入力が０のときアドレス変換バツフア
（６）のKYフイールドが選択されるように設定されてい
る。（18）は一方の入力にNOT回路（19）が接続されたO
Rゲートで,NOT回路（19）が接続された入力にアドレス
変換をする場合１でアドレス変換をしない場合０となる
アドレス変換モードレジスタ（20）が接続され，他の入
力にはミスフラツグレジスタ（14）が接続されている。
（21）は保護キーリードデータレジスタ（22）に保持さ
れた保護キーと保護キーメモリ（４）から読出した保護
キーの内いずれかを選択する第四のセレクタである。
（23）はアドレス変換バツフア（６）の実ページアドレ
スと仮想アドレスレジスタ（１）に保持された実ページ
アドレスの内いずれかを選択する第五のセレクタで，ア
ドレス変換モードレジスタ（20）が１のときアドレス変
換バツフア（６）の実ページアドレスを選択し０のとき
仮想アドレスレジスタ（１）に保持された実ページアド
レスを選択するように設定されている。（24）は以上述
べた装置の動作を制御する制御装置である。

次にこのものの動作について第２図のフローチャート
を参照しながら第１図に基づいて説明する。先ず，ステ
ツプ25においてアドレス変換が必要かどうかすなわちア
ドレス変換モードが指定されているかどうかが判定され
る。

ステツプ25においてアドレス変換モードが指定されて
いない場合，ミスフラグレジスタ（14）が０のため第二
のセレクタ（16）は仮想アドレスレジスタ（１）からの
入力を選択しステツプ26において仮想アドレスレジスタ
（１）に保持された実アドレスの12−19ビツトにより保
護キーバツフア（９）の該当するアドレスが検索され，
そのアドレスにおけるINDXフイールドのデータと仮想ア
ドレスレジスタ（１）に保持された実アドレスの１−11
ビツトとが一致しているかどうかが第二の比較器（12）
でチエツクされ更に第二のANDゲート（13）にてＶフイ
ールドが１かどうかがチエツクされる。その結果，第二
のANDゲート（13）の出力が１のときは保護キーバツフ
ア（９）に当該保護キーが存在することを表わし，第二
のANDゲート（13）の出力が０のときは当該保護キーが
存在しないことを表わす。

ステツプ26において保護キーバツフア（９）に当該保
護キーが存在する場合にはKYBヒツトであり，ミスフラ
グレジスタ（14）が０でアドレス変換モードレジスタ
（20）が０のためORゲート（18）に接続されたNOT回路
（19）によりアドレス変換モードレジスタ（20）の出力
が反転されてORゲート（18）の出力は１となり，保護キ
ーバツフア（９）のKYフイールドが選択され保護キーリ
ードデータレジスタ（22）に保持される。

ステツプ26において保護キーバツフア（９）に当該保
護キーが存在しない場合には，ステツプ27において仮想
アドレスレジスタ（１）に保持された実ページアドレス
に対応する当該保護キーを保護キーメモリ（４）から読
出し保護キーバツフア（９）のKYフイールドに格納し，
同時に仮想アドレスレジスタ（１）に保持された実ペー
ジアドレスの１−11ビツトが保護キーバッファ（９）の
INDXフイールドに格納されるとともに１がＶフイールド
に格納される。次に，ステツプ26の説明で述べたように
当該保護キーは保護キーリードデータレジスタ（22）に
保持される。

ステツプ25においてアドレス変換モードが指定されて
いる場合は，ステツプ28において仮想アドレスレジスタ
（１）に保持された仮想アドレスの12−19ビツトにより
アドレス変換バツフア（６）の該当するアドレスが検索
され，そのアドレスにおけるINDXフイールドのデータと
仮想アドレスレジスタ（１）に保持された仮想アドレス
の１−11ビツトとが一致しているかどうかが第一の比較
器（10）でチエツクされ更に第一のANDゲート（11）に
てＶフイールドが１かどうかがチエツツされる。その結
果，第一のANDゲート（11）の出力が１のときはアドレ
ス変換バツフア（６）に当該変換情報が存在することを
表わし，第一のANDゲート（11）の出力が０のときは当
該変換情報が存在しないことを表わす。

ステツプ28においてアドレス変換バツフア（６）に当
該変換情報が存在した場合にはTLBヒツトであり，ミス
フラグレジスタ（14）が０でアドレス変換モードレジス
タ（20）が１のためORゲート（18）に接壮されたNOT回
路（19）によりアドレス変換モードレジスタ（20）の出
力が反転されて０となりその結果ORゲート（18）の出力
は０となり，アドレス変換バツフア（６）のKYフイール
ドが選択され保護キーリードデータレジスタ（22）に保
持される。

ステツプ28においてアドレス変換バツフア（６）に当
該変換情報が存在しない場合には，ステツプ29において
先ずミスフラグレジスタ（14）に１がセツトされ，主記
憶メモリ（２）に格納されている変換テーブル（３）を
検索して仮想アドレスレジスタ（１）に保持された仮想
アドレスの仮想ページアドレスに対応する実ページアド
レスを得てその実ページアドレスを実ページアドレスレ
ジスタ（７）に保持させるとともにアドレス変換バツフ
ア（６）のRAフイールドに格納する。

ステツプ30においては，ステツプ29において実ページ
アドレスレジスタ（７）に保持された実ページアドレス
の12−19ビツトがミスフラグレジスタ（14）が１である
ことにより第一のセレクタ（15）で選択され、保護キー
バツフア（９）を読み出すアドレスとなり保護キーバツ
フア（９）から当該保護キーが検索される。

ステツプ31においては，ステツプ30で得られたアドレ
スの保護キーバツフア（９）におけるINDXフイールドの
データとミスフラグレジスタ（14）が１であることによ
り第二のセレクタ（16）で選択された実ページアドレス
の１−11ビツトとが一致しているかどうかが第二の比較
器（12）でチエツクされ更に第二のANDゲート（13）に
てＶフイールドが１かどうかがチエツクされる。その結
果，第二のANDゲート（13）の出力が１のときは保護キ
ーバツフア（９）に当該保護キーが存在することを表わ
し，第二のANDゲート（13）の出力が０のときは当該保
護キーが存在しないことを表わす。

ステツプ31において保護キーバツフア（９）に当該保
護キーが存在する場合には，ミスフラグレジスタ（14）
が１でアドレス変換モードレジスタ（20）が１のためOR
ゲート（18）に接続されたNOT回路（19）によりアドレ
ス変換モードレジスタ（20）の出力が反転されて０とな
りその結果ORゲート（18）の出力は１となり，保護キー
バツフア（９）のKYフイールドのデータが選択され当該
保護キーとして保護キーリードデータレジスタ（22）に
保持される。この当該保護キーは第四のセレクタ（21）
においてKYBヒツトであることから１が入力されること
により選択され保護キーライトデータレジスタ（８）に
保持されるとともにアドレス変換バツフア（６）のKYフ
イールドに格納される。同時に仮想アドレスレジスタ
（１）に保持された仮想アドレスの１−11ビツトがアド
レス変換バツフア（６）のINDXフイールドに格納される
とともにアドレス変換バツフア（６）のＶフイールドに
１が格納される。

ステツプ31において保護キーバツフア（９）に当該保
護キーが存在しない場合は，ステツプ32において当該保
護キーを保護キーメモリ（４）から読出し,KYBヒツトで
ないことから第四のセレクタ（21）に０が入力されるこ
とにより選択され保護キーライトデータレジスタ（８）
に保持されるとともにアドレス変換バツフア（６）のKY
フイールドに格納される。同時に仮想アドレスレジスタ
（１）に保持された仮想アドレスの１−11ビツトがアド
レス変換バツフア（６）のINDXフイールドに格納される
とともにアドレス変換バツフア（６）のＶフイールドに
１が格納される。以後は，アドレス変換バツフア（６）
のKYフイールドに格納された当該保護キーが第三のセレ
クタ（17）により選択され保護キーリードデータレジス
タ（22）に保持される。

ステツプ33においては，別に設けられたプログラム状
態語（PSW）（図示せず）に格納されている保護ロツク
の内当該保護キーに対応する保護ロツクと保護キーリー
ドデータレジスタ（22）に保持された当該保護キーとを
比較しそれらが一致するかどうかが判定される。上記保
護ロツクは主記憶メモリ（２）に対する不正なアクセス
を防止し主記憶メモリ（２）を保護するために保護キー
と一対で実ページアドレスに対応して設けられている。

ステツプ33で当該保護キーとプログラム状態語に格納
された保護ロツクとが一致した場合には，ステツプ34に
おいて第五のセレクタ（23）においてアドレス変換モー
ドレジスタ（20）のデータが１の場合にはアドレス変換
バツフア（６）のRAフイールドに格納されている実ペー
ジアドレスが選択され，アドレス変換モードレジスタ
（20）のデータが０の場合には仮想アドレスレジスタ
（１）に保持された実ページアドレスが選択される。第
五のセレクタ（23）において選択された実ページアドレ
スは，仮想アドレスレジスタ（１）に保持されたページ
内アドレスとともに物理アドレスレジスタ（５）に保持
され主記憶メモリ（２）に対してアクセスが行なわれ
る。

ステツプ34で当該保護キーとプログラム状態語に格納
された保護ロツクとが一致しなかつた場合にはステツプ
35でその例外処理が行なわれる。

〔発明の効果〕

以上のように，この発明によれば保護キーバツフアを
実アドレスと仮想アドレスのいずれの場合にも使用でき
るように構成したので，仮想アドレスをアドレス変換す
る場合保護キーを得るために上記保護キーバツフアを検
索することができるので保護キーの検索時間が短縮され
装置全体の処理時間の短い主記憶装置が得られるという
また、この発明によれば、アドレス変換バッファから仮
想アドレスに対応する実アドレスを検索し実アドレスが
得られなかった場合、変換テーブルから得られた実アド
レスに基づいて保護キーバッファから実アドレスに対応
する保護キーを検索するように構成することにより、ア
ドレス変換バッファがアドレス変換しない場合の情報が
失われることを防ぐことができるという効果がある。ま
た、この発明によれば、保護キーバッファから実アドレ
スに対応する保護キーが検索された場合、アドレス変換
バッファに検索された保護キーを格納するように構成す
ることにより、アドレス変換バッファのアドレス変換を
高速処理することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による主記憶装置の回路
図，第２図はその動作を示すフローチヤート，第３図は
従来の主記憶装置を示す回路図である。図において，（２）は主記憶メモリ，（３）は変換テー
ブル，（４）は保護キーメモリ，（６）はアドレス変換
バツファ，（９）は保護バツフア，（24）は制御装置で
ある。なお，図中，同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置から与えられプログラム上の
論理アドレスからアドレス変換する必要のない実アドレ
スにアドレス変換される仮想アドレスを主記憶メモリ上
の実アドレスに変換する変換テーブル、この変換テーブ
ルの内使用頻度の高い部分の写しと保護キーの写しを設
けたアドレス変換バッファ、上記主記憶メモリに対する
アクセスを可能とし上記実アドレスに対応して設けられ
た保護キーを格納する保護キーメモリ、この保護キーメ
モリの内使用頻度の高い部分の写しの保護キーに加えて
保護キーと実アドレスとを対応させるためのインデック
ス及び登録した保護キーが有効であることを示す有効ビ
ットを含む保護キーバッファ、上記仮想アドレスに基づ
き上記アドレス変換バッファから上記仮想アドレスに対
応する上記実アドレスを検索し当該実アドレスが得られ
なかった場合上記変換テーブルから当該実アドレスを検
索し得られた当該実アドレスに基づき上記保護キーバッ
ファから当該実アドレスに対応する上記保護キーを検索
し、上記保護キーバッファから当該実アドレスに対応す
る上記保護キーが検索された場合、上記アドレス変換バ
ッファは、検索された上記保護キーを格納する制御装置
を有することを特徴とする主記憶装置。