JPH096614A - データ処理装置 - Google Patents

データ処理装置

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JPH096614A
JPH096614A JP7154695A JP15469595A JPH096614A JP H096614 A JPH096614 A JP H096614A JP 7154695 A JP7154695 A JP 7154695A JP 15469595 A JP15469595 A JP 15469595A JP H096614 A JPH096614 A JP H096614A
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JP
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data
arithmetic
register
instruction
data processing
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JP7154695A
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Hiroki Miura
宏喜 三浦
Yasuto Komura
康人 甲村
Kenji Matsumoto
松本　　健志
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【目的】 性能向上とプログラムサイズの縮小。 【構成】 命令フェッチ部２がメモリ１から命令とデー
タを読み込み、命令デコード部３で解読する。レジスタ
群４の入力用レジスタへのデータ転送命令によって第２
演算部７の演算が起動され、演算結果は出力用レジスタ
に格納される。入力用または出力用レジスタに未処理の
データが残っていれば、後続のデータ処理を停止する。
入力用、出力用レジスタセット、演算器を複数設け、処
理に応じて択する。データ転送命令で所期の演算が実行
されるため、処理の高速化、プログラムの簡素化が可能
となる。特別な演算命令の追加が不要のため、拡張性も
高い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、各種命令を実行してデ
ータ処理を行うデータ処理装置に関する。
【０００２】
【従来の技術】マイクロプロセッサを代表とするデータ
処理装置として、メモリに格納された命令を順次フェッ
チ、デコードして実行する制御駆動型の装置が数多く存
在する。
【０００３】図１はＲＩＳＣ（reduced instruction se
t computer）方式のプロセッサの構成図である。このプ
ロセッサは、メモリ１、命令フェッチ部２、命令デコー
ド部３、レジスタ群４、演算部５、データアクセス部６
を持つ。この構成において、メモリ１から順次フェッチ
される演算命令、データ転送（ロード／ストア）命令な
どがデコードされ、演算部５において、命令コードで指
示される演算が実施される。
【０００４】従来、図１の演算部５の中に、加算、減
算、論理和、論理積などの演算を実行する基本的な算術
論理演算部（ＡＬＵ）と別に、例えば乗算を高速に実行
するための乗算器を並列的に備えるものが存在した。ま
た、整数演算用のＡＬＵと浮動小数点演算用のＡＬＵが
並設されたものもあった。演算部５を構成する各種演算
器を利用してデータ処理を行う場合、演算器による演算
処理に対応する演算命令を設け、これをプログラム中に
記述してプロセッサに読み込む方法が一般的だった。す
なわち、例えばＡＤＤ（整数加算）、ＳＵＢ（整数減
算）、ＡＮＤ（論理和）、ＯＲ（論理積）などの基本的
な演算命令に加え、ＭＵＬ（乗算）、ＤＩＶ（除算）、
ＭＡＣ（積和演算）、ＦＡＤＤ（浮動小数点加算）、Ｆ
ＳＵＢ（浮動小数点減算）などの拡張された演算命令を
設け、これらの演算命令をプログラム中に記述して実行
させるのである。
【０００５】しかしこうしたプロセッサでは、演算に必
要なデータを演算用データ記憶箇所（例えばレジスタ）
に準備する命令と、実際に演算を起動・実行する命令の
双方を実行しなければ、所定の演算処理を遂行すること
ができなかった。例えばＲＩＳＣプロセッサによってメ
モリに格納されたオペランドデータに対する繰り返し乗
算を行うとき、下記のプログラムが考えられるが、ここ
では２つのレジスタ（Ｒ２、Ｒ３）にデータを転送する
２つのロード命令および乗算命令が必須であり、１回の
乗算に最低３命令の実行が必要であった。
【０００６】 ＬＤ Ｒ２，（Ｒ０） （Ｒ２ ← ｍｅｍ（Ｒ０）） ＬＤ Ｒ３，（Ｒ１） （Ｒ３ ← ｍｅｍ（Ｒ１）） ＭＵＬ Ｒ２， Ｒ３ （Ｒ２ ← Ｒ２×Ｒ３） この結果、以下の課題があった。
【０００７】［課題１］処理性能の限界 仮に、１命令サイクルで演算を実行する高速の演算器を
搭載しても、全体の処理レートとしては、３命令サイク
ルでようやく１回の演算にとどまる。これが性能向上の
足かせとなる。
【０００８】［課題２］プログラムサイズの増大 演算処理に必要な命令数が多いため、プログラムサイズ
全体が大きくなる。
【０００９】［課題３］命令コードの長大化 演算処理を新規に追加するとき、命令コード中に処理内
容を示す演算コードを追加して割り当てる必要があるた
め、処理機能の拡充が命令コード長の長大化に直結す
る。この結果、課題２が顕著になり、プロセッサのハー
ドウェア規模も大きくなる。
【００１０】［課題４］命令のコンパクト設計の困難性 基本演算以外の演算処理も将来的に追加、拡張されうる
ため、予め仕様に組み込む必要がある。このため、多く
の演算コードの割当てによって命令コード長のコンパク
トな設計が困難となる。
【００１１】［課題５］拡張性を考慮したプロセッサ設
計の困難性 長期的な演算処理の追加・拡張をすべて考慮した設計自
体極めて困難であり、追加等は自ずと限定される。柔軟
かつ拡張性を保持したプロセッサの設計は非常に困難で
ある。
【００１２】これらの課題を一部解決する技術として、
日本電気（株）のＤＳＰであるμＰＤ７７２４０（商
標）を挙げることができる。「ユーザーズ・マニュアル
μＰＤ７７２４０」（１９９１年９月版）の６６ペー
ジの記載によれば、このＤＳＰの特徴は以下の通りであ
る。
【００１３】（１）通常のＡＬＵの他に浮動小数点乗算
専用の回路（ＦＭＰＹ）を持つ。前者は明示的な演算命
令（ＡＤＤ、ＳＵＢなど）によって演算を起動し、後者
はデータ転送命令によって、転送されたデータに対する
演算を自動的に起動する。
【００１４】（２）ＦＭＰＹでは、乗算入力用レジスタ
Ｋ、Ｌの２つのレジスタに転送されるデータが命令サイ
クルごとに掛け合わされ、乗算結果が１命令サイクル後
にＦＭＰＹの出力バスに出力され、２命令サイクル後に
乗算出力用レジスタＭに書き込まれる。
【００１５】この結果、データ転送命令のみの記述によ
って乗算起動が可能となり、上記課題１及び２にある程
度の解決を与えるものである。
【００１６】
【発明が解決しようとする課題】しかしこのＤＳＰで
も、以下の問題が残る。
【００１７】１．課題１、２について 図２はこのＤＳＰの特定命令のフィールド構成図であ
る。この構成は上記マニュアルの１４ページに掲載され
る「オペレーション命令」と総称される命令のフィール
ド構成で、その概要は以下通りである。
【００１８】１．命令コード長は３２ビットである ２．ＯＰは演算処理の種類を示す ３．ＣＮＴはＤＳＰの内部状態の変更指示、例えばアド
レスレジスタのインクリメント等を行う ４．Ｑ、Ｐはそれぞれ第１、第２オペランドを表す ５．ＳＲＣ、ＤＳＴはそれぞれ転送命令の転送元、転送
先を示す すなわち、原則として３２ビット固定の命令の中に、演
算、転送、内部状態指示という、性質の異なる命令（以
下「個別命令」という）が３つ並記される（同図下を参
照）。これは、ＤＳＰの多くがマイクロプログラム制御
計算機のアーキテクチャを踏襲するためであり、結果的
に、ある程度命令コード長が長くなることと引き換え
に、合計ステップ数を削減する効果を持つ。この際、各
個別命令の記述に必要なビット数の多寡をうまく組み合
わせることによって、これらを３２ビットに収めるた
め、このアーキテクチャは課題１、２を解決する方向に
ある。
【００１９】しかし、現実のプログラミングを考える
と、この技術による改善効果はさして大きくない。すな
わち、効率の最大化を図る場合、常に３つの並記可能な
個別命令をセットにする必要がある一方、実際にはそう
した配列が不可能だからである。例えば、転送命令のみ
を数回続けなければならない場合、実質的に上記ＳＲ
Ｃ、ＤＳＴのフィールドのみ（計１０ビット）を記述す
るために、毎回３２ビットの命令コードが必要となり、
この間メモリの使用効率は約１／３となる。この結果、
再度課題１、２が問題として現れる。
【００２０】２．課題３〜５について このＤＳＰでは、ＦＭＰＹによる演算が乗算に限られて
いる。しかし将来別の演算が追加される場合、なんらか
の方法で、複数の演算から所期の演算を選択する必要が
生じる。図２の構成を採る限り、こうした選択はＯＰに
新たな個別命令を追加することによって行われるが、こ
うした対処は、データ転送に関する個別命令のみによっ
て乗算が実行されるというＦＭＰＹの設計思想に沿わな
いだけでなく、課題３〜５に直結するおそれがある。も
ともと、このＤＳＰはこれらの課題を念頭において設計
されたものではない点に注意すべきである。
【００２１】以上が課題１〜５とＤＳＰの関係である。
なお、本発明の主用途であるＲＩＣＳプロセッサを考え
た場合、このＤＳＰにはさらに次の課題が考えられる。
【００２２】［課題６］プログラミングの困難性 ＦＭＰＹによれば、常時Ｋ、Ｌレジスタに対する乗算が
行われており、２サイクル前の計算結果がＭレジスタに
現れる。計算結果は参照の有無に関係なく１サイクル毎
に更新されるため、アセンブリ言語を使用するプログラ
マは、Ｍレジスタから所望の計算結果を読み出す際、タ
イミングに細心の注意を払わねばならない。一方、高級
言語を使用する場合は、プラグラマの意図した読み出し
タイミングを実現するコンパイラの開発が極めて困難で
ある。
【００２３】また、仮にタイミングの問題を解決したと
しても、計算結果の読み出し前に割込みが発生すれば別
の問題が発生する。割込み処理が終了するまでに、必要
な計算結果が失われうるためである。乗算前に割込み禁
止を設定する方法もあるが、（１）プログラムが複雑に
なり、（２）割込みの禁止許可はシステムレベルで判断
すべき問題であり、（３）ＦＭＰＹの目的である即時性
が失われる、の諸点から現実的でない。
【００２４】［課題７］アーキテクチャに起因する制限 このＤＳＰでは、Ｋ、Ｌ、Ｍレジスタセットを１つしか
持たず、これとＦＭＰＹが組として設けられているた
め、仮に新たな演算（例えば加算）を追加する場合、そ
れに応じて別のレジスタセット（例えばＫ2 、Ｌ2 、Ｍ
2 ）を追加しなければならない。ＲＩＣＳプロセッサで
は、画像処理やＣＧなどの科学技術計算を実施するため
に、加減乗除、三角関数等各種演算が必要であり、演算
ごとに３２ビットレジスタのセットを増設していくとす
ればハードウエアの大規模化を招く。
【００２５】［課題８］ハードウエアの規模 このＤＳＰでは、Ｋ、Ｌレジスタに同時にデータを転送
することによって高速化を図っている。このため、これ
らのレジスタの入り口に二重構造の３２ビットデータバ
スを採用する。従ってこの部分のハードウエアが複雑で
あり、回路規模も大きい。コンパクト設計、製品コスト
の観点からは改善することが望ましい。
【００２６】本発明の目的 本発明の目的は、従来一般的に問題となった課題１〜５
のみならず、上記したＤＳＰの課題６〜８をも解決する
データ処理装置を提供することにある。
【００２７】
【課題を解決するための手段】本発明のデータ処理装置
は、演算命令の実行によって所定の演算処理を起動する
第１演算手段と、所定の入力用レジスタ及び出力用レジ
スタを含み、データ転送命令によるアクセスが可能な複
数のレジスタと、データ転送命令の実行によって前記入
力用レジスタに対するデータ転送が行われたことを契機
としてそのデータに対する所定の演算処理を起動し、そ
の演算結果データを前記出力用レジスタに書き込む第２
演算手段と、前記演算結果データの読み出しが行われる
まで、前記出力用レジスタに対する後続の演算結果デー
タの書き込みを待たせる書込停止手段とを備える。
【００２８】本発明は、命令の実行が前記演算結果デー
タの読み出しを伴うとき、所望の演算結果データが前記
出力用レジスタに書き込まれるまで読み出しを待たせる
読出停止手段を含む。
【００２９】本発明は、前記書込停止手段によって書き
込みが待たされているときに、前記入力用レジスタに対
するデータ転送が行われた場合、前記第２演算手段によ
る演算処理の起動を待たせる演算停止手段を含む。
【００３０】本発明は、前記入力用レジスタに有効なデ
ータが保持されているとき、後続のデータ転送命令の実
行による該レジスタへのデータ転送を待たせる転送停止
手段を含む。
【００３１】本発明は、前記入力用レジスタ及び出力用
レジスタの組合せによる複数のレジスタセットを備え、
さらにこれら複数のレジスタセットから演算処理を行う
べきレジスタセットを指定する指定手段を有する。
【００３２】前記第２演算手段は、それぞれが異なる演
算を行う複数の演算器を有し、本発明の装置は、これら
複数の演算器のうちデータ転送が行われたとき実際に演
算処理を起動すべきものを指定する指定手段を有する。
【００３３】前記指定手段は、前記入力用レジスタおよ
び出力用レジスタとは別に設けられた制御レジスタであ
る。
【００３４】前記第２演算手段は、それぞれが異なる演
算を行う複数の演算器を有し、本発明の装置は、前記複
数の演算器のうち１つの演算器の演算結果データを別の
演算器へ入力する手段と、前記出力用レジスタに書き込
まれたデータを前記別の演算器に入力する手段と、前記
別の演算器の演算結果データを前記出力用レジスタに再
帰的に入力する手段とを有する。
【００３５】本発明は、前記入力用レジスタを複数備
え、これらの入力用レジスタに対して順次データ転送が
なされるとき、１回の演算処理に必要な複数のデータが
入力用レジスタに揃うタイミングを検出する検出手段
と、これらのデータが揃うまで、前記第２演算手段によ
る演算処理の起動を待たせる演算停止手段を含む。
【００３６】本発明は、前記入力用レジスタと前記第２
演算手段との間に介挿され、前記入力用レジスタに転送
されたデータを順次記憶するＦＩＦＯメモリと、前記Ｆ
ＩＦＯメモリからのデータ読み出しを制御する制御手段
とを有する。
【００３７】
【作用】本発明のデータ処理装置によれば、第１演算手
段において演算命令の実行により、所定の演算処理が起
動される。一方、データ転送命令の実行によって入力用
レジスタに対するデータ転送が行われたとき、第２演算
手段においてそのデータに対する所定の演算処理が起動
され、その演算結果データが出力用レジスタに書き込ま
れる。この際、演算結果データの読み出しが行われるま
で、出力用レジスタに対する後続の演算結果データの書
き込みが待たされる。
【００３８】別の態様では、命令の実行が前記演算結果
データの読み出しを伴うとき、所望の演算結果データが
前記出力用レジスタに書き込まれるまで読み出しが待た
される。
【００３９】また別の態様では、前記書き込みが待たさ
れているときに、前記入力用レジスタに対するデータ転
送が行われた場合、前記第２演算手段による演算処理の
起動が待たされる。
【００４０】さらに別の態様では、前記入力用レジスタ
に有効なデータが保持されているとき、後続のデータ転
送命令の実行による該レジスタへのデータ転送が待たさ
れる。
【００４１】前記入力用レジスタ及び出力用レジスタの
組合せによるレジスタセットが複数存在する場合は、こ
れら複数のレジスタセットから演算処理を行うべきレジ
スタセットが指定される。
【００４２】前記第２演算手段がそれぞれ異なる演算を
行う複数の演算器を有する場合は、これら複数の演算器
のうちデータ転送が行われたとき実際に演算処理を起動
すべきものが指定される。
【００４３】この指定は、前記入力用レジスタおよび出
力用レジスタとは別に設けられた制御レジスタによって
行われる。
【００４４】この場合、別の態様によれば、前記複数の
演算器のうち１つの演算器の演算結果データが別の演算
器へ入力され、前記出力用レジスタに書き込まれたデー
タが前記別の演算器に入力され、前記別の演算器の演算
結果データが前記出力用レジスタに再帰的に入力され
る。
【００４５】前記入力用レジスタが複数存在する場合、
これらの入力用レジスタに対して順次データ転送がなさ
れるとき、１回の演算処理に必要な複数のデータが入力
用レジスタに揃うまで、前記第２演算手段による演算処
理の起動が待たされる。
【００４６】前記入力用レジスタと前記第２演算手段と
の間にＦＩＦＯメモリが介挿される場合は、このメモリ
が前記入力用レジスタに転送されたデータを順次記憶す
る。記憶されたデータは、必要なタイミングで順次読み
出される。
【００４７】より具体的には、演算処理に必要な複数の
データが前記ＦＩＦＯに揃ったとき前記ＦＩＦＯメモリ
からデータの読み出しが行われ、前記ＦＩＦＯメモリか
らデータが読み出されたとき、前記第２演算手段による
演算処理の起動が許可される。
【００４８】
【実施例】以下、本発明の好適な実施例を適宜図面を参
照しながら説明する。
【００４９】実施例１．本発明のデータ処理装置では、
図１同様の演算部における演算が演算命令によって起動
される一方、新たな演算部（以下、第２演算部という）
における演算処理が特定のレジスタに対するデータ転送
命令のみによって起動される。
【００５０】図３は本実施例に係るデータ処理装置の全
体構成図である。
【００５１】同図において、メモリ１には命令およびデ
ータが格納される。命令は命令バス１Ａ、データはデー
タバス１Ｂを介してアクセスされる。命令フェッチ部２
はメモリ１からデータ転送命令や演算命令などの命令を
順次フェッチし、信号線２Ａを介してこれを命令デコー
ド部３に渡す。
【００５２】命令デコード部３では命令の種類に従って
命令コードを所定のフィールドに分割し、処理すべき演
算の種類を示すオペレーション、命令コード内に埋め込
まれたオペランドである即値オペランド、ソースレジス
タ番号、ディスティネーションレジスタ番号などを抽出
する。オペレーションは信号線３Ｂを介して演算部５へ
送られ、レジスタ群４は信号線３Ａを介してアクセスさ
れる。
【００５３】次にレジスタ群４からソースレジスタ番号
で指定されたレジスタの内容が読み出され、信号線４Ｄ
を介して演算部５へ送られる。オペレーションが加減算
などの演算命令を示していれば、ソースオペランドに対
し、演算部５で通常の演算が行われる。演算結果は信号
線５Ａを介してデータアクセス部６へ送られ、信号線６
Ａを介してレジスタ群４中のディスティネーションレジ
スタ番号で示されるレジスタに書き戻される。
【００５４】一方、オペレーションがメモリへのストア
命令なら、演算部５によって生成されるデータアドレス
と書き込みデータにより、データバス１Ｂを介してメモ
リ１にデータが書き込まれる。また、ロード命令なら、
演算部５によって生成されるデータアドレスに従ってメ
モリ１の内容が読み出され、レジスタ群４中の指定され
たレジスタに書き込まれる。
【００５５】以上の構成は従来の装置とほぼ同様である
が、本実施例の特徴はレジスタ群４に接続された第２演
算部７にある。
【００５６】図４は図３のレジスタ群４と第２演算部７
の接続を示す図である。同図において、Ｒ０〜３および
ＳＲ０〜２は作業用レジスタであり、ロード命令、スト
ア命令などのデータ転送命令によってアクセスされる。
Ｒ０〜３は汎用の作業用レジスタ、ＳＲ０〜２は第２演
算部７による使用が可能なデータ格納用レジスタであ
る。ＳＲ０、１、２はそれぞれデータ線４Ａ、４Ｂ、７
Ａによって第２演算部７と接続される。さらにＳＲ２か
ら信号線４Ｃにより、後述の出力データ存在フラグの状
態が第２演算部７へ送られる。本実施例では、ＳＲ０、
１を第２演算部７への入力データ格納用、ＳＲ２を第２
演算部７からの出力データ格納用に用いる。
【００５７】図５は第２演算部７の内部構成図である。
同図に示す通り、第２演算部７は実際の演算を行う演算
回路７１と、これを制御する制御回路７２からなる。演
算回路７１は２入力１出力であり、例えば乗算、除算な
どを行う。同図中、入力データ存在フラグ０、１はそれ
ぞれ処理の対象となるデータがＳＲ０、１に存在するか
否かを示し、存在するときにセット状態、しないときに
リセット状態になる。これらフラグの状態は信号線４Ａ
ｆ、４Ｂｆを介して制御回路７２に与えられる。
【００５８】ＳＲ０、１から読み出されたデータ自体は
演算回路７１に与えられる。演算回路７１に有効な演算
結果が生じたとき、制御回路７２は演算結果存在フラグ
をセットし、信号線７Ａｅに出力する。演算回路７１は
演算結果データをデータ線７Ａｄに出力する。信号線７
Ａｅとデータ線７Ａｄによってデータ線７Ａが構成さ
れ、これらがＳＲ２へ与えられる。なお、制御回路７２
は制御線７２Ａにより、演算回路７１に対して演算の起
動を許可する。
【００５９】以下、図３〜５を用いて本実施例に特徴的
なデータ処理動作を説明する。
【００６０】１．ＳＲ０へのデータロード まず「メモリからレジスタＳＲ０へのロード」命令がフ
ェッチされたとする。このときメモリから必要なデータ
が読み出され、データ線６Ａを経てＳＲ０にロードさ
れ、前述の入力データ存在フラグ０がセットされる。デ
ータは演算回路７１に与えられる。
【００６１】２．ＳＲ１へのデータロード つづいて、「メモリからレジスタＳＲ１へのロード」命
令がフェッチされると、同様にメモリからデータが読み
出され、ＳＲ１にロードされる。ここで入力データ存在
フラグ１もセットされ、データは演算回路７１へ与えら
れる。
【００６２】３．演算の起動 制御回路７２は、入力データ存在フラグ０、１がともに
セット状態であることを確認し、制御線７２Ａを介して
演算起動指令を演算回路７１に与える。演算回路７１は
指令に応じて演算を起動、実行する。
【００６３】４．ＳＲ２に対する演算結果の格納 制御回路７２は演算回路７１における演算実行に必要な
時間の経過後、演算結果存在フラグをセットする。演算
結果データとこのフラグはデータ線７Ａを介してレジス
タＳＲ２に与えられる。
【００６４】ＳＲ２は、出力データ存在フラグ、すなわ
ち自レジスタに有効な演算結果データが存在するか否か
を示すフラグを持つ。このフラグは初期状態でリセット
されており、かつ、リセット状態にある場合に限って演
算結果の書き込みが許可される。書き込み後、このフラ
グはセットされる。出力データ存在フラグがセットされ
たとき、演算結果存在フラグはリセットされる。
【００６５】５．ＳＲ２からメモリへのデータストア この後、「ＳＲ２からメモリへのストア命令」がフェッ
チされると、データ線４Ｄを介してＳＲ２の読み出しが
行われ、出力データ存在フラグは再度リセットされる。
【００６６】以上が一連の処理の例である。以降、制御
回路７２は同様に、入力データ存在フラグ０、１がとも
にセット状態にあることを検出するたびに、演算回路７
１に演算起動指令を送り、演算が完了すれば演算結果存
在フラグをセットする。ただし、演算結果存在フラグが
セットされたとき、出力データ存在フラグがいまだセッ
ト状態にあれば、ＳＲ２への演算結果の書き込みを停止
する。
【００６７】さらに、演算結果存在フラグがセット状態
にあり、かつＳＲ２への書き込みも停止されていれば、
この間制御回路７２は演算回路７１に対する演算起動指
令の発行を停止する。
【００６８】これらの配慮の結果、プログラマまたはコ
ンパイラは所期データの読み出しタイミングに注意を払
う必要がなくなる。すなわち本実施例によれば、必要な
データが必要な箇所に準備されたことを確認して、はじ
めて後続の処理が行われるため、いかなるタイミングで
演算結果の読み出し命令を実行しても、いかなるタイミ
ングで入力データをセットする命令を実行しても、正し
い処理を行うことができる。この結果、従来の課題６を
解決するものである。
【００６９】本実施例では、演算部５における演算が従
来通り演算命令によって起動される一方、第２演算部７
における演算処理はＳＲ０、１へのデータ転送命令のみ
によって起動される。演算回路７１が乗算器のとき、メ
モリに格納された各々異なるオペランドデータに対する
乗算を繰り返し実行する場合、例えば下記のプログラム
となる。ここでは１回の乗算あたり２命令しか必要とせ
ず、処理の高速化とプログラムサイズの縮小が実現され
る。
【００７０】 ＬＤ ＳＲ０，（Ｒ０） ( SR0 ← men(R0) ) ＬＤ ＳＲ１，（Ｒ１） ( SR1 ← men(R1) ) 乗算起動 また、別の処理として、メモリに格納された一次元配列
データ（すなわちデータストリーム）どうしの積を計算
し、その結果の一次元配列をメモリ格納する場合を考え
る。こうした処理は、音声処理や画像処理の応用分野で
頻繁に実行されるものである。本実施例では、乗算に第
２演算部７、配列アドレスの計算に演算部５を使う。プ
ログラム例を示す。
【００７１】 ＬＤ ＳＲ０，（Ｒ０＋＋） ( SR0 ← men(R0), R0 ← R0+1 ) ＬＤ ＳＲ１，（Ｒ１） ( SR1 ← men(R1) ) 乗算起動 ＡＤＤ Ｒ１，８（Ｒ１←Ｒ１＋８） 加算と乗算の並列処理 ＳＴ ＳＲ２，（Ｒ２＋＋） ( mem(R2) ← SR2, R2 ← R2+1 ) ここで３行目の数値「８」は、ポインタＲ１に与えるべ
きシフト量である。このプログラムの場合、２行目のロ
ード命令の実行によって第２演算部７の乗算が起動さ
れ、３行目の加算命令の実行によって演算部５の加算が
起動され、加算と乗算が同時並列的に処理される。この
後、ストア命令により、ＳＲ２に書き込まれた乗算結果
がメモリにストアされる。このプログラムを従来型のＲ
ＩＳＣプロセッサで実行する場合、乗算命令（ＭＵＬ）
が必要となり、処理速度とプログラムサイズの面で不利
である。
【００７２】以上、これらのプログラムから明らかなよ
うに、本実施例によれば従来の課題６のみならず、課題
１、２をも解決することができる。
【００７３】本実施例では、第２演算部７が２入力であ
り、２つのデータがＳＲ０、１に書き込まれたことを検
出して演算を起動したが、例えばＳＲ０にデータが書き
込まれた時には入力データ存在フラグ０を出さず、ＳＲ
１にデータが書き込まれた時に入力データ存在フラグ
０、１を同時に出力する構成としてもよい。なお、この
演算の場合、例えば定数データをＳＲ０に格納しておけ
ば、ＳＲ１へのロード命令のみを連続実行することによ
り、演算を繰り返し行うことができる。これらの構成に
よれば、従来の課題８をも同時に解決することができ
る。
【００７４】実施例２．つぎに、実施例１の改良例であ
る実施例２を説明する。実施例１の構成では、例えばＳ
Ｒ０、１へのロード命令が連続的に実行されたとき、Ｓ
Ｒ２の読み出しがボトルネックとなり、演算処理全体が
停止する場合がある。本実施例はこうした性能低下を回
避するものである。
【００７５】図６は実施例２の第２演算部７の内部構成
図、図７は図６の制御回路７２の内部構成図である。こ
れら以外の部分は実施例１と同等でよく、ここでは相違
点のみを説明する。
【００７６】本実施例の特徴は、演算回路７１の２つの
入力部に、ＦＩＦＯ（先入れ先出し）メモリ７３、７４
を設け、それぞれＳＲ０、１への連続的書き込みを可能
にする点にある。図６に示すごとく、ＦＩＦＯメモリ７
３、７４は制御回路７１から書き込み信号７２１、７２
２、および読み出し信号７２３によって制御される。一
方、図７に示す通り、制御回路７２は以下の構成を持
つ。
【００７７】（１）計数回路Ａ７２４、Ｂ７２７ それぞれＦＩＦＯメモリ７３、７４内に記憶されている
データ数を計数する。これらの回路の初期出力値は０
で、それぞれ入力データ存在フラグ０、１がセットされ
るたびに信号線４Ａｆ、４Ｂｆによってカウントアップ
され、カウントダウン信号７３１によってカウントダウ
ンされる。
【００７８】（２）入力制御回路Ａ７２５ 入力データ存在フラグ０がセットされたとき、計数回路
Ａ７２４の示すデータ量がＦＩＦＯメモリ７３の最大容
量未満であれば、そのメモリに対する書き込み信号７２
１を出力し、ＳＲ０から送られたデータを書き込む。ま
た、計数回路Ａ７２４の示すデータ量が０でない限り、
常に読み出し要求信号７２６を出力する。
【００７９】（３）入力制御回路Ｂ７２８ 入力制御回路Ａ７２５同様の制御をＦＩＦＯメモリ７４
について行う。すなわち、入力データ存在フラグ１がセ
ットされたとき、計数回路Ｂ７２７の示すデータ量がＦ
ＩＦＯメモリ７４の最大容量未満なら書き込み信号７２
２を出力し、ＳＲ１から送られたデータを書き込む。ま
た、計数回路Ｂ７２７の示すデータ量が０でない限り、
常に読み出し要求信号７２９を出力する。
【００８０】（４）演算制御回路７３０ 読み出し要求信号７２６、７２９の両方が出力されたと
き、演算対象である２つのデータがレジスタに揃ったと
判断する。データが揃い、かつ図６の演算結果存在フラ
グがリセット状態にあるとき、読み出し信号７２３をＦ
ＩＦＯメモリ７３、７４に対して同時に出力し、これら
のメモリから２つのデータを読み出す。読み出されたデ
ータは演算回路７１に与えられる。このとき同時に、制
御線７２Ａを介して演算回路７１に演算の起動を許可す
る。さらに、計数回路Ａ７２４、Ｂ７２７に向けてカウ
ントダウン信号７３１を出力する。
【００８１】以上が実施例２の概要である。この構成に
よれば、データの入力を連続して行うことができる。従
って、実施例１の構成による性能の低下を回避すること
ができ、従来の課題６を解決しつつ課題１に対して別の
方法による解決を与えるものである。またこの際、ＳＲ
０、１に対してデータを同時に入力する必要もなく、課
題８も解決される。例えば、実施例１で述べた一次元配
列どうしの積和計算を考える場合、２つのデータストリ
ームを別々のレジスタに向けて非同期的に投入し、所定
のレジスタから非同期的に読み出すようなプログラミン
グが許され、かつその処理時間も短い。こうした特徴か
ら、本実施例は複雑な科学計算などで大きな効果を発揮
する。
【００８２】実施例３．つづいて、実施例１の別の改良
例である実施例３を説明する。
【００８３】図８は本実施例に係るデータ処理装置の全
体構成図、図９は図８のレジスタ群４と第２演算部７の
接続を示す図である。これらの図はそれぞれ、実施例１
の図３、４に対応する。以下、実施例１と同じ構成と動
作については説明を省略する。
【００８４】実施例３で新設される構成は、 （１）出力データ存在フラグの状態をデータアクセス部
６に伝える信号線４Ｃ’ （２）入力データ存在フラグ０、１の状態を命令デコー
ド部３へ伝える信号線４Ｊ（信号線４Ｊは信号線４Ａｆ
と４Ｂｆの総括名称） （３）本装置によるパイプライン処理動作に対する停止
要求信号３Ｃおよび６Ｂ （４）停止要求信号３Ｃ、６Ｂのワイヤード・オアをと
る、例えばオープンドレインタイプのゲートｇ１、ｇ２ （５）前記ワイヤード・オアの結果生じる停止信号１０
０ である。この構成による動作の特徴は次の通りである。
【００８５】１．ＳＲ２からの読み出し命令実行の際、
出力データ存在フラグがセットされていなければ、デー
タアクセス部６が停止要求信号６Ｂを出力し、ゲートｇ
２を経て停止信号１００が出力される。この結果、装置
は実行待ち状態になる。
【００８６】２．ＳＲ０にデータを書き込む命令を実行
する際に入力データ存在フラグ０がセット状態にあると
き、またはＳＲ１にデータを書き込む命令を実行する際
に入力データ存在フラグ１がセット状態にあるとき、命
令デコード部３が停止要求信号３Ｃを出力し、ゲートｇ
１を経て停止信号１００が出力される。この結果、装置
は実行待ち状態になる。
【００８７】以上が実施例３の概要である。本実施例に
よれば、必要に応じて装置のパイプライン処理自体が停
止されるため、演算結果の読み出しタイミングに従来の
ような制約がない。この結果、前述の課題６を根本的に
解決することができる。なお、本実施例においても実施
例２同様の配慮を行うことにより、性能の低下を回避す
ることが望ましい。
【００８８】実施例４．つづいて実施例４を説明する。
図１０は本実施例のレジスタ群４と第２演算部７の接続
を示す図である。その他の構成はこれまでの実施例と同
等である。
【００８９】実施例４では、第２演算部７のために使用
できる作業用レジスタとして、ＳＲ０〜５の６本のレジ
スタを備え、レジスタセットＳＲ０〜２またはＳＲ３〜
５のいずれか一方が選択的に使用されるものとする。レ
ジスタセットの選択は、新たな構成である選択回路４
１、４２とコントロールレジスタ（ＣＴＬＲ）による。
選択回路４１、４２の実体は、例えば２入力１出力のセ
レクタ群である。選択回路４１、４２による選択は、コ
ントロールレジスタのｓｅｌビットによる。レジスタセ
ットが３以上存在するときは、複数のｓｅｌビット（ｓ
ｅｌフィールド）によって選択を行う。
【００９０】この構成より、予めコントロールレジスタ
によって選択すべきレジスタセットを設定すると、コン
トロールレジスタから制御信号４Ｅが選択回路４１、４
２に与えられる。以降、選択されたレジスタセットによ
り、実施例１同様の処理がなされる。
【００９１】以上、本実施例によれば、例えば割込み処
理等の実行に通常とは別のレジスタセットを使用するこ
とができ、割込み処理中に所望の演算結果が失われるお
それがない。従って、従来の課題７を解決することがで
きる。
【００９２】実施例５．図１１は実施例５のレジスタ群
４と第２演算部７の接続を示す図である。その他の構成
は実施例１等と同等である。
【００９３】実施例５では、第２演算部７の中に乗算器
７００、加算器７０１の２つの演算器を含み、使用すべ
き演算器を選択可能としている。このため、選択回路４
３、４４とコントロールレジスタが新設される。すなわ
ち、予めコントロールレジスタのｓｅｌビットによって
使用すべき演算器を設定することにより、制御信号４Ｆ
に従って所期の演算を行うことができる。３以上の演算
器が存在するときは複数のｓｅｌビット（すなわちｓｅ
ｌフィールド）を設ければよい。
【００９４】以上、本実施例によれば、演算器の数が増
えてもレジスタの数を増加させる必要がない。また、演
算の選択をコントロールレジスタで行うため、演算の指
定に例えば図２の命令コード中のＯＰを使用する必要は
なく、命令コード長のコンパクト化が可能となる。ま
た、従来ならば命令によって指定されるべき演算をコン
トロールレジスタで指定するため、将来の拡張性を確保
する意味でも好都合である。これらの結果、従来の課題
３〜５を解決することができる。
【００９５】実施例６．図１２は実施例６のレジスタ群
４と第２演算部７の接続を示す図である。実施例６で
は、第２演算部７の中に乗算器７０２、加算器７０３の
２つの演算器を含み、いずれかの演算器を単独で使用す
る場合、さらには乗算器と加算器を連結して使用する場
合を選択できるよう、選択回路４６〜４８と制御回路４
５を備える。予め制御回路４５に、これら３通りの演算
のうち所望の演算を設定すると、制御信号４Ｇによって
選択回路４６〜４８が制御される。
【００９６】１．乗算のみが選択されたとき ＳＲ０、１へのデータ転送命令の実行に応じて乗算が実
行され、選択回路４８で乗算器７０２の出力が選択さ
れ、ＳＲ２に乗算結果が書き込まれる。選択回路４６、
４７の状態は任意である。
【００９７】２．加算のみが選択されたとき ＳＲ０、１へのデータ転送命令の実行に応じ、選択回路
４６でＳＲ１側が選択され、選択回路４７でＳＲ０側が
選択され、加算が実行される。選択回路４８では加算器
７０３の出力が選択され、ＳＲ２に加算結果が書き込ま
れる。
【００９８】３．積和演算が選択されたとき 予め、ＳＲ２にゼロをロードしてクリアし、選択回路４
６でＳＲ２側、選択回路４７で乗算器７０２の出力側を
選択しておく。ここでＳＲ０、１へデータ転送命令の実
行すると、まず乗算器７０２による乗算が実行され、そ
の結果がＳＲ２に書き込まれる。この乗算結果はＳＲ２
から選択回路４６を経て加算器７０３に入力され、一
方、乗算結果は選択回路４７を経て加算器７０３へ入力
される。この結果、ＳＲ０、１の乗算結果とＳＲ２の間
で加算が行われる。この後、選択回路４８で加算器７０
３の出力が選択され、ＳＲ２に加算結果が書き込まれ
る。
【００９９】こうした制御を繰り返し行うことにより、
ＳＲ０、１へのロード命令を連続的に実行するだけで積
和演算処理を行うことができる。以下、このプログラム
例を示す。この例は、メモリ上にそれぞれＲ０、１をポ
インタとして格納されている２つの１次元配列の各要素
の積をとり、それらの総和をＳＲ２に得る処理をループ
処理によって記述したものである。
【０１００】 ＭＯＶ ＳＲ２，０ （ SR2 ←0 ） Ｌ１： ＬＤ ＳＲ０，（Ｒ０＋＋） （ SR0 ← men(R0), R0 ← R0+1 ） ＬＤ ＳＲ１，（Ｒ１＋＋） （ SR1 ← men(R1), R1 ← R1+1 ） ＣＢ Ｒ３，Ｌ１ （Ｒ３がゼロでない時Ｌ１に分岐） 従来のＲＩＳＣプロセッサで同様の処理を実行する場
合、加算（ＡＤＤ）、乗算（ＭＵＬ）などの演算命令が
不可欠であるが、この例では不要である。従って、本実
施例でも従来の課題１、２を解決することができる。
【０１０１】以上、各実施例で本発明のデータ処理装置
を説明した。ここでは、第２演算部７が備える演算器と
して、乗算器、加算器など２入力のものを挙げたが、こ
れを例えば逆数演算、三角関数、対数関数などの１入力
の演算器に置き換え、１つの入力用レジスタへの転送命
令に応じて演算を起動するよう構成してもよい。
【０１０２】また各実施例では、汎用の作業用レジスタ
（Ｒ０〜３）と、第２演算部７による使用も可能なレジ
スタ（ＳＲ０〜５）を同一の機能ブロック内にあるもの
として図示したが、例えば本発明をＬＳＩ化する際、Ｒ
０〜３を演算部５と同じ回路ブロックに、ＳＲ０〜５を
第２演算部７と同じ回路ブロックに配置してもよい。
【０１０３】
【発明の効果】本発明のデータ処理装置によれば、デー
タ転送命令の実行によって第２演算手段における所定の
演算処理が起動されるため、少ない命令サイクルでデー
タ処理を行うことができ、性能向上とプログラムサイズ
の縮小が可能となる。また、演算結果データの読み出し
まで後続の演算結果データの書き込みが待たされるた
め、プログラミングまたはコンパイラ設計が容易とな
る。さらに本発明では、演算機能が追加、拡張されて
も、それが通常のデータ転送命令で起動されるため、別
途演算命令を設ける必要がない。従って、命令コードサ
イズの長大化、ハードウェア規模の増大を抑制すること
ができる。
【０１０４】別の態様では、命令の実行が演算結果デー
タの読み出しを伴うとき、所望の演算結果データが出力
用レジスタに書き込まれるまで読み出しが待たされるた
め、やはりプログラミング等が容易となる。
【０１０５】さらにこのとき、前記書き込みが待たされ
ている間に入力用レジスタに対するデータ転送が行われ
た場合、第２演算手段による演算処理の起動が待たされ
るため、同様の目的が達成される。
【０１０６】入力用レジスタに有効なデータが保持され
ているとき、後続のデータ転送命令の実行による該レジ
スタへのデータ転送が待たされる場合も同様である。
【０１０７】また本発明では、入力用レジスタ及び出力
用レジスタのレジスタセットが複数存在するため、用途
に応じて別のレジスタセットを使用することができ、例
えば割込み処理等を円滑に行うことができる。
【０１０８】第２演算手段が複数の演算器を有し、演算
の選択が制御レジスタによって行われる場合は、選択内
容を命令コード中に反映する必要がないため、命令コー
ドサイズの短縮、将来の機能拡張に対する柔軟な対応が
可能となる。
【０１０９】この場合さらに、ある演算器の演算結果デ
ータを別の演算器へ入力することによって複数の演算を
連続的に実施することができる。この結果、例えば積和
計算など連続的に高速実行することができる。
【０１１０】一方、入力用レジスタが複数存在するとき
は、１回の演算処理に必要な複数のデータが入力用レジ
スタに揃うまで演算処理の起動が待たされるため、プロ
グラミングが容易となる。また、データの同時投入のた
めのハードウエアも不要であり、ハードウエア規模の縮
小が可能となる。
【０１１１】入力用レジスタと第２演算手段との間にＦ
ＩＦＯメモリが介挿される場合は、演算結果データの読
み出し等が遅れた場合でもデータの入力を待たせる必要
がなく、処理の高速化が可能となる。
【０１１２】以上、本発明によれば従来の課題をすべて
解決することができる。
【図面の簡単な説明】
【図１】 ＲＩＳＣ方式のプロセッサの構成図である。
【図２】 従来のＤＳＰの特定命令のフィールド構成図
である。
【図３】 実施例１に係るデータ処理装置の全体構成図
である。
【図４】 図３のレジスタ群４と第２演算部７の接続を
示す図である。
【図５】 実施例１の第２演算部７の内部構成図であ
る。
【図６】 実施例２の第２演算部７の内部構成図であ
る。
【図７】 図６の制御回路７２の内部構成図である。
【図８】 実施例３に係るデータ処理装置の全体構成図
である。
【図９】 図８のレジスタ群４と第２演算部７の接続を
示す図である。
【図１０】 実施例４のレジスタ群４と第２演算部７の
接続を示す図である。
【図１１】 実施例５のレジスタ群４と第２演算部７の
接続を示す図である。
【図１２】 実施例６のレジスタ群４と第２演算部７の
接続を示す図である。
【符号の説明】
１ メモリ、２ 命令フェッチ部、３ 命令デコード
部、４ レジスタ群、５演算部、６ データアクセス
部、７ 第２演算部、４１〜４４，４６〜４８選択回
路、４５ 制御回路、７１ 演算回路、７２ 制御回
路、７３，７４ ＦＩＦＯ、７００，７０２ 乗算器、
７０１，７０３ 加算器、７２４ 計数回路Ａ、７２５
入力制御回路Ａ、７２７ 計数回路Ｂ、７２８ 入力
制御回路Ｂ、７３０ 演算制御回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 各種命令を実行してデータ処理を行うデ
    ータ処理装置であって、 演算命令の実行によって所定の演算処理を起動する第１
    演算手段と、 所定の入力用レジスタ及び出力用レジスタを含み、デー
    タ転送命令によるアクセスが可能な複数のレジスタと、 データ転送命令の実行によって前記入力用レジスタに対
    するデータ転送が行われたことを契機としてそのデータ
    に対する所定の演算処理を起動し、その演算結果データ
    を前記出力用レジスタに書き込む第２演算手段と、 前記演算結果データの読み出しが行われるまで、前記出
    力用レジスタに対する後続の演算結果データの書き込み
    を待たせる書込停止手段と、 を備えたことを特徴とするデータ処理装置。
  2. 【請求項２】 請求項１に記載のデータ処理装置におい
    て、該装置はさらに、 命令の実行が前記演算結果データの読み出しを伴うと
    き、所望の演算結果データが前記出力用レジスタに書き
    込まれるまで読み出しを待たせる読出停止手段を含むこ
    とを特徴とするデータ処理装置。
  3. 【請求項３】 請求項１に記載のデータ処理装置におい
    て、該装置はさらに、 前記書込停止手段によって書き込みが待たされていると
    きに、前記入力用レジスタに対するデータ転送が行われ
    た場合、前記第２演算手段による演算処理の起動を待た
    せる演算停止手段を含むことを特徴とするデータ処理装
    置。
  4. 【請求項４】 請求項１に記載のデータ処理装置におい
    て、該装置はさらに、 前記入力用レジスタに有効なデータが保持されていると
    き、後続のデータ転送命令の実行による該レジスタへの
    データ転送を待たせる転送停止手段を含むことを特徴と
    するデータ処理装置。
  5. 【請求項５】 請求項１に記載のデータ処理装置におい
    て、 該装置は、前記入力用レジスタ及び出力用レジスタの組
    合せによる複数のレジスタセットを備え、さらにこれら
    複数のレジスタセットから演算処理を行うべきレジスタ
    セットを指定する指定手段を有することを特徴とするデ
    ータ処理装置。
  6. 【請求項６】 請求項１に記載のデータ処理装置におい
    て、 前記第２演算手段は、それぞれが異なる演算を行う複数
    の演算器を有し、 該装置は、これら複数の演算器のうちデータ転送が行わ
    れたとき実際に演算処理を起動すべきものを指定する指
    定手段を有することを特徴とするデータ処理装置。
  7. 【請求項７】 請求項６に記載のデータ処理装置におい
    て、 前記指定手段は、前記入力用レジスタおよび出力用レジ
    スタとは別に設けられた制御レジスタであることを特徴
    とするデータ処理装置。
  8. 【請求項８】 請求項１に記載のデータ処理装置におい
    て、 前記第２演算手段は、それぞれが異なる演算を行う複数
    の演算器を有し、 該装置は、 前記複数の演算器のうち１つの演算器の演算結果データ
    を別の演算器へ入力する手段と、 前記出力用レジスタに書き込まれたデータを前記別の演
    算器に入力する手段と、 前記別の演算器の演算結果データを前記出力用レジスタ
    に再帰的に入力する手段と、 を有することを特徴とするデータ処理装置。
  9. 【請求項９】 請求項１に記載のデータ処理装置におい
    て、 該装置は、前記入力用レジスタを複数備え、 これらの入力用レジスタに対して順次データ転送がなさ
    れるとき、１回の演算処理に必要な複数のデータが入力
    用レジスタに揃うタイミングを検出する検出手段と、 これらのデータが揃うまで、前記第２演算手段による演
    算処理の起動を待たせる演算停止手段を含むことを特徴
    とするデータ処理装置。
  10. 【請求項１０】 請求項８に記載のデータ処理装置にお
    いて、 前記入力用レジスタと前記第２演算手段との間に介挿さ
    れ、前記入力用レジスタに転送されたデータを順次記憶
    するＦＩＦＯメモリと、 前記ＦＩＦＯメモリからのデータ読み出しを制御する制
    御手段と、 を有することを特徴とするデータ処理装置。
  11. 【請求項１１】 請求項９に記載のデータ処理装置にお
    いて、 前記制御手段は、演算処理に必要な複数のデータが前記
    ＦＩＦＯに揃ったとき前記ＦＩＦＯメモリからのデータ
    読み出しを行い、 前記演算停止手段は、前記ＦＩＦＯメモリからデータが
    読み出されたとき前記第２演算手段による演算処理の起
    動を許可することを特徴とするデータ処理装置。
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