JPS6039180B2 - センスアンプ - Google Patents
センスアンプInfo
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- JPS6039180B2 JPS6039180B2 JP53146853A JP14685378A JPS6039180B2 JP S6039180 B2 JPS6039180 B2 JP S6039180B2 JP 53146853 A JP53146853 A JP 53146853A JP 14685378 A JP14685378 A JP 14685378A JP S6039180 B2 JPS6039180 B2 JP S6039180B2
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- JP
- Japan
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- transistors
- transistor
- input
- clock signal
- sense amplifier
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Dram (AREA)
- Measurement Of Current Or Voltage (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はＭＩＳトランジスタを用いた差動型センスアン
プに関するものである。
プに関するものである。
差動型センスアンプはＩＣメモリの謙取信号増中やりニ
ァ回路の微少信号の増中などに用いられているが、差動
入力のオフセットレベルが入力ＭＩＳトランジスタの閥
値差で決定され、この値が数１肌Ｖあるため、微少入力
の検出が不可能であった。本発明の目的は、入力オフセ
ットレベルの極めて小さな高感度の差動型センスアンプ
を提供することにある。
ァ回路の微少信号の増中などに用いられているが、差動
入力のオフセットレベルが入力ＭＩＳトランジスタの閥
値差で決定され、この値が数１肌Ｖあるため、微少入力
の検出が不可能であった。本発明の目的は、入力オフセ
ットレベルの極めて小さな高感度の差動型センスアンプ
を提供することにある。
本発明によれば、容量結合型の差動型センスアンプや高
感度，低入力オフセットのコンパレータを提供すること
もできる。
感度，低入力オフセットのコンパレータを提供すること
もできる。
そして入力ＭＩＳトランジスタの閥僅差をプリチャージ
手段によって補償した高感度のセンスアンプが得られる
。すなわち、ドレィンを第１の負荷デバイスを介して第
１の電源に接続しゲートを第１のキャパシタの第１の端
子に接続した第１のトランジスタと、ドレィンを第２の
衣淳デバイスを介して第１の電源に接続しゲートを第２
のキャパシタの第１の端子に接続した第２のトランジス
タと、前記第１および第２のトランジスタのソースに電
流を共通供給するようにした電流源と、前記第１のトラ
ンジスタのゲートとドレィンを接続する第３のトランジ
スタと、前記第２のトランジスタのゲートとドレィンを
接続する第４のトランジスタと、前記第１のキャパシタ
の第２の端子と第１の入力機を接続する第７のトランジ
スタと、前記第２のキャパシタの第２の端子と第２の入
力端を接続する第８のトランジスタと、前記第１及び第
２のキャパシタの第２端子を等しい電位に設定する第１
のクロック信号によって制御される手段とを備え、前記
第３及び第４のトランジスタのゲートには前記第１のク
ロック信号を入力し、前記第７及び第８のトランジスタ
のゲートには実質的に前記第１のクロツク信号とは重な
らない第２のクロック信号を入力する、ようにしたこと
を特徴とするセンスアンプを得る。
．次に図面を参照して、ｎチャネルＭＩＳトランジ
スタで構成したものを一例として詳細に説明するが、本
発明ｐチャネルＭＩＳトランジスタを用いてもそのまま
構成できることは勿論である。
手段によって補償した高感度のセンスアンプが得られる
。すなわち、ドレィンを第１の負荷デバイスを介して第
１の電源に接続しゲートを第１のキャパシタの第１の端
子に接続した第１のトランジスタと、ドレィンを第２の
衣淳デバイスを介して第１の電源に接続しゲートを第２
のキャパシタの第１の端子に接続した第２のトランジス
タと、前記第１および第２のトランジスタのソースに電
流を共通供給するようにした電流源と、前記第１のトラ
ンジスタのゲートとドレィンを接続する第３のトランジ
スタと、前記第２のトランジスタのゲートとドレィンを
接続する第４のトランジスタと、前記第１のキャパシタ
の第２の端子と第１の入力機を接続する第７のトランジ
スタと、前記第２のキャパシタの第２の端子と第２の入
力端を接続する第８のトランジスタと、前記第１及び第
２のキャパシタの第２端子を等しい電位に設定する第１
のクロック信号によって制御される手段とを備え、前記
第３及び第４のトランジスタのゲートには前記第１のク
ロック信号を入力し、前記第７及び第８のトランジスタ
のゲートには実質的に前記第１のクロツク信号とは重な
らない第２のクロック信号を入力する、ようにしたこと
を特徴とするセンスアンプを得る。
．次に図面を参照して、ｎチャネルＭＩＳトランジ
スタで構成したものを一例として詳細に説明するが、本
発明ｐチャネルＭＩＳトランジスタを用いてもそのまま
構成できることは勿論である。
第１図は、従来技術による差動センスアンプである。
抵抗Ｒ，，Ｒ２はそれぞれトランジスタ１，２のトレイ
ンに接続され、トランジスタ１，２のゲ−トには差動入
力ＩＮ，ＩＮがそれぞれ接続され、トランジスター，２
のソ−スは定電流源ＣＳに接続されている。
ンに接続され、トランジスタ１，２のゲ−トには差動入
力ＩＮ，ＩＮがそれぞれ接続され、トランジスター，２
のソ−スは定電流源ＣＳに接続されている。
この定電流源ＣＳとは理想的なものである必要はなく、
たとえば、ゲートを一定電圧でバィァスしたＭＩＳトラ
ンジスタのソースを接地しておきそのドレインをトラン
ジスタ１，２のソースに接続する程度のものでよい。ト
ランジスタ１，２のドレィンから反転増中された差動出
力を得るが、各構成要素の特性が揃っておれば、回路は
差動入力に対して対称であり、入力オフセットは零とな
るはずである。
たとえば、ゲートを一定電圧でバィァスしたＭＩＳトラ
ンジスタのソースを接地しておきそのドレインをトラン
ジスタ１，２のソースに接続する程度のものでよい。ト
ランジスタ１，２のドレィンから反転増中された差動出
力を得るが、各構成要素の特性が揃っておれば、回路は
差動入力に対して対称であり、入力オフセットは零とな
るはずである。
しかし実際には、負荷抵抗Ｒ，，Ｒ２の差異、トランジ
スター，２の関値やコンダクタンスの差異等々のアンバ
ランスが存在するためにより、左右のィンバ−夕の特性
が異なり、入力オフセットを生じる。これらの非対称要
因の中で最大のものは、入力トランジスター，２の閥値
差であり、たとえばこれが５仇ｈＶあるとすると入力オ
フセットは少くとも５仇ｈＶ生じる。現在のＭＩＳ集積
回路の技術レベルを駆使すれば、他の要因は通常無視で
きる程度に小さくなし得ると考えてよい。この入力オフ
セットを、トランジスタ１，２の閥値差に関係なく実質
的に零近くに小さくすることができれば、ＭＩＳ差動型
アンプは各種センサなどをはじめとし広範囲に利用され
るであろう。本発明はその実現を願ってなされたもので
ある。第２図は本発明の一実施例を示したものである。
スター，２の関値やコンダクタンスの差異等々のアンバ
ランスが存在するためにより、左右のィンバ−夕の特性
が異なり、入力オフセットを生じる。これらの非対称要
因の中で最大のものは、入力トランジスター，２の閥値
差であり、たとえばこれが５仇ｈＶあるとすると入力オ
フセットは少くとも５仇ｈＶ生じる。現在のＭＩＳ集積
回路の技術レベルを駆使すれば、他の要因は通常無視で
きる程度に小さくなし得ると考えてよい。この入力オフ
セットを、トランジスタ１，２の閥値差に関係なく実質
的に零近くに小さくすることができれば、ＭＩＳ差動型
アンプは各種センサなどをはじめとし広範囲に利用され
るであろう。本発明はその実現を願ってなされたもので
ある。第２図は本発明の一実施例を示したものである。
第１のトランジスタ１のドレィンは第１の負荷デバイス
である抵抗Ｋ，を介して第１の電源Ｖｏに接続され、そ
のゲ−トは第１のキャパシタＣ．とＡ点で接続され、そ
のソースは定電流源ＣＳに接続されている。
である抵抗Ｋ，を介して第１の電源Ｖｏに接続され、そ
のゲ−トは第１のキャパシタＣ．とＡ点で接続され、そ
のソースは定電流源ＣＳに接続されている。
トランジスタ２のドレィンは第２の負荷デバイスである
抵抗Ｋ２を介して第１の電源Ｖｏに接続され、そのゲー
トは第２のキャパシタＣ２とＢ点で接続され、そのソー
スはトランジスタ１と共通にＣＳに接続されている。一
対の差動出力端子であるトランジスタ１，２のドレィン
はトランジスタ３，４を介して自己のゲートに接続され
、トランジスタ３，４のゲートには、第１のクロック信
号０，が入力されて制御される。Ａ，Ｂの両点がトラン
ジスタ３，４を介して第１のクロック信号ぐ，によりプ
リチャージされる間、キャパシタＣ，，Ｃ２の他端であ
るＥ点，Ｆ点を一定電圧にバイアスするため、この実施
例ではトランジスタ５，６を介して、電流源ＣＳに接続
される。よって、トランジスタ５，６のゲートは第１の
クロック信号？，によって制御される。Ｅ，Ｆの両点は
それぞれトランジスタ７，８を介して入力端子ＩＮ，ｍ
に接続され、それらのゲートは第１のクロック信号？，
と実質的に重ならない第２のクロック信号ぐ２によって
開閉される。つまりＥ，Ｆの両点には、プリチャージ期
間中入力信号は加わらないようになっており、プリチャ
ージ後第２のクロック信号？２で入力信号川，ＩＮが感
知（センス）される。従って、第１及び第２のクロック
信号少．，◇２と動作モードの関係は第３図に示したよ
うになる。第２図，第３図を用いて、第２図のセンスア
ンプの動作をより詳細に説明すると次のようになる。ま
ず第１のクロック信号？，が高レベルのプリチヤージモ
ードではトランジスタ１，２のドレィンとゲートとがそ
れぞれ短絡されており、トランジスタ１，２はあたかも
フオワード・ドロップが関値に担当するダイオードとし
て動作する。今仮にトランジスター，２の閥値をそれぞ
れＶＴ，，ＶＴ２とし ＶＴ，＝ＶＴ２十△ＶＴ，△ＶＴ＞０ としよう。
抵抗Ｋ２を介して第１の電源Ｖｏに接続され、そのゲー
トは第２のキャパシタＣ２とＢ点で接続され、そのソー
スはトランジスタ１と共通にＣＳに接続されている。一
対の差動出力端子であるトランジスタ１，２のドレィン
はトランジスタ３，４を介して自己のゲートに接続され
、トランジスタ３，４のゲートには、第１のクロック信
号０，が入力されて制御される。Ａ，Ｂの両点がトラン
ジスタ３，４を介して第１のクロック信号ぐ，によりプ
リチャージされる間、キャパシタＣ，，Ｃ２の他端であ
るＥ点，Ｆ点を一定電圧にバイアスするため、この実施
例ではトランジスタ５，６を介して、電流源ＣＳに接続
される。よって、トランジスタ５，６のゲートは第１の
クロック信号？，によって制御される。Ｅ，Ｆの両点は
それぞれトランジスタ７，８を介して入力端子ＩＮ，ｍ
に接続され、それらのゲートは第１のクロック信号？，
と実質的に重ならない第２のクロック信号ぐ２によって
開閉される。つまりＥ，Ｆの両点には、プリチャージ期
間中入力信号は加わらないようになっており、プリチャ
ージ後第２のクロック信号？２で入力信号川，ＩＮが感
知（センス）される。従って、第１及び第２のクロック
信号少．，◇２と動作モードの関係は第３図に示したよ
うになる。第２図，第３図を用いて、第２図のセンスア
ンプの動作をより詳細に説明すると次のようになる。ま
ず第１のクロック信号？，が高レベルのプリチヤージモ
ードではトランジスタ１，２のドレィンとゲートとがそ
れぞれ短絡されており、トランジスタ１，２はあたかも
フオワード・ドロップが関値に担当するダイオードとし
て動作する。今仮にトランジスター，２の閥値をそれぞ
れＶＴ，，ＶＴ２とし ＶＴ，＝ＶＴ２十△ＶＴ，△ＶＴ＞０ としよう。
従来のセンスアンプではこの△ＶＴはそのまま入力の最
小オフセットになっていた。しかし本発明による第２図
の構成では、プリチャージによって、点Ａ，Ｂの電位は
共通ソースからみて、ＶＴ，，ＶＴ２だけそれぞれ高く
なっている。このとき点Ｅ，Ｆの電位は等しい一定電位
にあることが必要で、この場合は、共通ソースと等電位
になっている。つまりプリチャージによって、点Ａは点
Ｂより△ＶＴだけ高くプリチャージされており、この電
位差を保持した状態で入力をセンスすれば入力オフセッ
トは実質的に零になってしまう。
小オフセットになっていた。しかし本発明による第２図
の構成では、プリチャージによって、点Ａ，Ｂの電位は
共通ソースからみて、ＶＴ，，ＶＴ２だけそれぞれ高く
なっている。このとき点Ｅ，Ｆの電位は等しい一定電位
にあることが必要で、この場合は、共通ソースと等電位
になっている。つまりプリチャージによって、点Ａは点
Ｂより△ＶＴだけ高くプリチャージされており、この電
位差を保持した状態で入力をセンスすれば入力オフセッ
トは実質的に零になってしまう。
ブリチャージ後第１のクロツク信号０，を低レベルにし
て、トランジスタ３，４，５，６をカットオフした後、
クロック？２によってトランジスタ７，８を介して点Ｅ
，Ｆに入力信号ＩＮ，ＩＮをそれぞれ加える。
て、トランジスタ３，４，５，６をカットオフした後、
クロック？２によってトランジスタ７，８を介して点Ｅ
，Ｆに入力信号ＩＮ，ＩＮをそれぞれ加える。
入力容量Ｃ，，Ｃ２を仮に本Ｆとすれば、Ａ，Ｂ点のそ
の他の寄性容量Ｃ＾，ＣＢの０．かＦ程度に比べて十分
大きいので、入力信号はＣ，／（Ｃ＾十Ｃ，）＝Ｃ２／
（ＣＢ＋Ｃ２）＝１０／１１に減衰して、点Ａ，Ｂに伝
達される。
の他の寄性容量Ｃ＾，ＣＢの０．かＦ程度に比べて十分
大きいので、入力信号はＣ，／（Ｃ＾十Ｃ，）＝Ｃ２／
（ＣＢ＋Ｃ２）＝１０／１１に減衰して、点Ａ，Ｂに伝
達される。
減衰率を小さくするには、Ｃ，，Ｃ２をよに大きく設定
すればよいが、アンプで増中するので上記の程度で十分
である。もちろん、Ｃ．／（Ｃ，十Ｃ＾）とＣ２／（Ｃ
２十ＣＢ）とが等しくなるように設計しなければ、ここ
でも入力オフセットを発生する可能性があるが、限られ
た距離内に配置された集積回路内部のキャパシタの相対
精度は極めて高く、今日の技術では１％以下に抑えられ
るのが普通である。
すればよいが、アンプで増中するので上記の程度で十分
である。もちろん、Ｃ．／（Ｃ，十Ｃ＾）とＣ２／（Ｃ
２十ＣＢ）とが等しくなるように設計しなければ、ここ
でも入力オフセットを発生する可能性があるが、限られ
た距離内に配置された集積回路内部のキャパシタの相対
精度は極めて高く、今日の技術では１％以下に抑えられ
るのが普通である。
従って閥値差による入力オフセットに比較すると、入力
容量，寄性容量による入力オフセットは無視しうる理小
さい。点Ａ，Ｂに伝達された入力信号は、直ちに、差動
増中器本体によって従来技術と全く同様に増中され出力
される。
容量，寄性容量による入力オフセットは無視しうる理小
さい。点Ａ，Ｂに伝達された入力信号は、直ちに、差動
増中器本体によって従来技術と全く同様に増中され出力
される。
以上の説明ではプリチャ−ジの際に点Ｅ，Ｆを定電流源
ＣＳに接続したが、点Ｅ，Ｆのプリチャージ・レベルは
、入力信号ＩＮ，ＩＮのコモン・モードの大きさを考慮
して、これとほぼ等しいレベルが望ましく、センスアン
プのダイナミックレンジを広くとることができる。
ＣＳに接続したが、点Ｅ，Ｆのプリチャージ・レベルは
、入力信号ＩＮ，ＩＮのコモン・モードの大きさを考慮
して、これとほぼ等しいレベルが望ましく、センスアン
プのダイナミックレンジを広くとることができる。
すなわち入力コモンモード電圧がＩＶ近辺であれば点Ｅ
，Ｆのプリチャージレベルは接地レベルがよいし、入力
コモンモード電圧が、電源Ｖｏに近ければ点Ｅ，Ｆのプ
リチャージレベルはＶｏが良い。適当なバイアス電源が
内蔵できないときは、点Ｅ，Ｆには、プリチャージ電源
を別に用意して、トランジスタ５’６の定電流源ＣＳの
代りに使用する。第４図は、本発明の第２の実施例でダ
イナミック回路を駆使して低電力化を図った例である。
，Ｆのプリチャージレベルは接地レベルがよいし、入力
コモンモード電圧が、電源Ｖｏに近ければ点Ｅ，Ｆのプ
リチャージレベルはＶｏが良い。適当なバイアス電源が
内蔵できないときは、点Ｅ，Ｆには、プリチャージ電源
を別に用意して、トランジスタ５’６の定電流源ＣＳの
代りに使用する。第４図は、本発明の第２の実施例でダ
イナミック回路を駆使して低電力化を図った例である。
理解を容易にするため第２図の第１の実施例と対応する
デバイスには同じ番号を用いて説明する。トランジスタ
ーのドレィンは負荷トランジスタＲ，。を介して電源Ｖ
Ｄに接続され、そのゲートは入力キャパシタＣ，とＡ点
で接続され、そのソースは定電流源を構成するトランジ
スタＣＳｏのドレィンに接続されている。トランジスタ
２のドレィンは負荷トランジスタＲ２。
デバイスには同じ番号を用いて説明する。トランジスタ
ーのドレィンは負荷トランジスタＲ，。を介して電源Ｖ
Ｄに接続され、そのゲートは入力キャパシタＣ，とＡ点
で接続され、そのソースは定電流源を構成するトランジ
スタＣＳｏのドレィンに接続されている。トランジスタ
２のドレィンは負荷トランジスタＲ２。
を介して電源ＶＤに接続され、そのゲートは入力キャパ
シタＣ２とＢ点で接続され、そのソースはトランジスタ
ＣＳｏのドレィンに接続されている。差動出力端子であ
るトランジスタ１，２のドレインはトランジスタ３，４
を介して自己のゲートに接続され、トランジスタ３，４
のゲートには第１のクロック信号◇，。が入力されて制
御される。Ａ，Ｂの両点がトランジスタ３，４を介して
第１のクロツク信号◇，ｏによりプリチャージされる間
、入力キヤパシタＣ，，Ｃ２の池端であるＥ点，Ｆ点を
一定電圧にバイアスするため、この実施例ではトランジ
スタ５，６を介して電源Ｖ８に接続される。よって、ト
ランジスタ５，６のゲートは第１のクロック信号ぐ，ｏ
によって制御される。Ｅ，Ｆの両点はそれぞれトランジ
スタ７，８を介して入力信号ＩＮ，ＩＭこ接続され、そ
れらのゲートは第１のクロツクぐ，。信号と実質的に重
ならない第２のクロック信号◇切によって開閉される。
つまりＥ，Ｆの両点には、プリチャージ期間中入力信号
は加わらないようになっており、プリチャージ後第２の
クロック信号０ので入力信号州，ＩＮが感知（センス）
される。第４図のセンスアンプの動作を第５図に示すク
ロック波形を用いて説明する。
シタＣ２とＢ点で接続され、そのソースはトランジスタ
ＣＳｏのドレィンに接続されている。差動出力端子であ
るトランジスタ１，２のドレインはトランジスタ３，４
を介して自己のゲートに接続され、トランジスタ３，４
のゲートには第１のクロック信号◇，。が入力されて制
御される。Ａ，Ｂの両点がトランジスタ３，４を介して
第１のクロツク信号◇，ｏによりプリチャージされる間
、入力キヤパシタＣ，，Ｃ２の池端であるＥ点，Ｆ点を
一定電圧にバイアスするため、この実施例ではトランジ
スタ５，６を介して電源Ｖ８に接続される。よって、ト
ランジスタ５，６のゲートは第１のクロック信号ぐ，ｏ
によって制御される。Ｅ，Ｆの両点はそれぞれトランジ
スタ７，８を介して入力信号ＩＮ，ＩＭこ接続され、そ
れらのゲートは第１のクロツクぐ，。信号と実質的に重
ならない第２のクロック信号◇切によって開閉される。
つまりＥ，Ｆの両点には、プリチャージ期間中入力信号
は加わらないようになっており、プリチャージ後第２の
クロック信号０ので入力信号州，ＩＮが感知（センス）
される。第４図のセンスアンプの動作を第５図に示すク
ロック波形を用いて説明する。
時刻ｔ，からｔ２まではプリチャージ・モードであって
、負荷トランジスタＲ，ｏ，Ｒ２ｏ及びトランジスタ３
，４，５，６が導適しセンスアンプの各部を電源Ｖｏ近
くまで充電する。
、負荷トランジスタＲ，ｏ，Ｒ２ｏ及びトランジスタ３
，４，５，６が導適しセンスアンプの各部を電源Ｖｏ近
くまで充電する。
らでＪｐを低レベルにして、負荷トランジスタＲ，の
Ｒ２ｏをカットオフし、ｔ３で◇３ｏを高レベルにして
トランジスタＣＳｏを導通する。
Ｒ２ｏをカットオフし、ｔ３で◇３ｏを高レベルにして
トランジスタＣＳｏを導通する。
トランジスター，２のゲート，ドレィンは放電し、トラ
ンジスタ１のゲート，ドレィンはトランジスタ１の閥値
ＶＴ，に、トランジスタ２のゲート，ドレインはトラン
ジスタ２の閥値Ｖ’２にレベルが設定される。この間、
点Ｅ，Ｆのレベルは電源ＶＥに等しい。ｔ４で◇，ｏを
低レベルにし、トランジスタ３，４，５，６をカットオ
フしたとき、トランジスター，２のゲートはソースから
みてそれぞれの関値にバイアスされている。次に【５で
め２。
ンジスタ１のゲート，ドレィンはトランジスタ１の閥値
ＶＴ，に、トランジスタ２のゲート，ドレインはトラン
ジスタ２の閥値Ｖ’２にレベルが設定される。この間、
点Ｅ，Ｆのレベルは電源ＶＥに等しい。ｔ４で◇，ｏを
低レベルにし、トランジスタ３，４，５，６をカットオ
フしたとき、トランジスター，２のゲートはソースから
みてそれぞれの関値にバイアスされている。次に【５で
め２。
が高レベルになりトランジスタ７，８が導適すると、点
Ｅ，Ｆにそれぞれ入力信号ＩＮ，ＩＮが入力される。点
Ａの点Ｅに対するキャパシタＣ，以外の寄性キャパシタ
をＣ＾とすると、点Ａの電位は入力信号ＩＮの電位をＶ
，ＮとしてＶＴ，十（Ｃ，ノ（Ｃ，十Ｃ＾））×（Ｖ…
−ＶＥ）となり、点Ｂの点Ｆに対するキャパシタＣ２以
外の寄性キャパシタをＣＢとすると点Ｂの電位は入力信
号ＩＮの電位をＶ，ＮとしてＶＴ２十（Ｃ２／（Ｃ２十
ＣＢ））ｘ（Ｖ，Ｎ一Ｖ８）となり、点Ａ，Ｂの信号レ
ベルはトランジスター．２の関値差を補償している。
Ｅ，Ｆにそれぞれ入力信号ＩＮ，ＩＮが入力される。点
Ａの点Ｅに対するキャパシタＣ，以外の寄性キャパシタ
をＣ＾とすると、点Ａの電位は入力信号ＩＮの電位をＶ
，ＮとしてＶＴ，十（Ｃ，ノ（Ｃ，十Ｃ＾））×（Ｖ…
−ＶＥ）となり、点Ｂの点Ｆに対するキャパシタＣ２以
外の寄性キャパシタをＣＢとすると点Ｂの電位は入力信
号ＩＮの電位をＶ，ＮとしてＶＴ２十（Ｃ２／（Ｃ２十
ＣＢ））ｘ（Ｖ，Ｎ一Ｖ８）となり、点Ａ，Ｂの信号レ
ベルはトランジスター．２の関値差を補償している。
入力容量Ｃ，Ｃ２を仮に２ｐＦとすると寄性容量Ｃ人，
ＣＢは約０．沙Ｆ程度なので、入力信号は殆んど減衰
されずに点Ａ，Ｂに伝達されている。また上述の点Ａ，
Ｂの信号レベルから明らかなように、電源Ｖ８は、入力
信号のコモンモード信号を相殺しセンスアンプのダイナ
ミックレンジが最大になるように設定するのが適当であ
ることが判る。時刻らからｔ６がセンスモードであって
、点Ａ，Ｂに入力信号が伝達されると同時にクロックマ
ｐが高レベルになり、通常の差動アンプが構成され、増
中世力が出力端子Ｏｕｔ， Ｏｕｔから出力される。
ＣＢは約０．沙Ｆ程度なので、入力信号は殆んど減衰
されずに点Ａ，Ｂに伝達されている。また上述の点Ａ，
Ｂの信号レベルから明らかなように、電源Ｖ８は、入力
信号のコモンモード信号を相殺しセンスアンプのダイナ
ミックレンジが最大になるように設定するのが適当であ
ることが判る。時刻らからｔ６がセンスモードであって
、点Ａ，Ｂに入力信号が伝達されると同時にクロックマ
ｐが高レベルになり、通常の差動アンプが構成され、増
中世力が出力端子Ｏｕｔ， Ｏｕｔから出力される。
時刻ら‘まプリチヤージ・モードの始まり、すなわち時
刻Ｌの１サイクル遅れのタイミングとも見ることができ
、クロックぐ．ｏによってプリチャージが始まる。注目
すべきは、このセンスアンプが時刻ｔ４からげこかけて
電源Ｖｏからの直流電流パスが生じるのみで他の時間は
一切直流電流は生じず、極めて低電力且つ高感度のセン
スアンプであることである。
刻Ｌの１サイクル遅れのタイミングとも見ることができ
、クロックぐ．ｏによってプリチャージが始まる。注目
すべきは、このセンスアンプが時刻ｔ４からげこかけて
電源Ｖｏからの直流電流パスが生じるのみで他の時間は
一切直流電流は生じず、極めて低電力且つ高感度のセン
スアンプであることである。
以上述べたように本発明は入力トランジスタの閥値変動
を補償した高感度センスアンプを実現するもので、実用
的価値が極めて大きい。
を補償した高感度センスアンプを実現するもので、実用
的価値が極めて大きい。
第１図は従釆のセンスアンプの基本構成を示す。
第２図は本発明の一実施例であるセンスアンプの一例を
示したものであり、図中１〜８はトランジスタを示し、
Ｒ，，Ｒ２は負荷デバイスとしての抵抗を示し、Ｃ，．
Ｃ２は第１及び第２のキャパシ夕である。 第３図は第２図のセンスアンプに加える第１及び第２の
クロック信号心，，◇２の一例を示したものである。第
４図は本発明の第２の実施例であるダイナミック型セン
スアンプで、負荷デバイスＲ，ｏ，Ｒ２ｏをトランジス
タで構成した点および定電流源ＣＳをクロック信号で駆
動している点が第２図に示した実施例との大きなちがし
、である。説明の簡略化のため第２図と同等のものには
同じ記号を付してある。第５図は第４図のセンスアンプ
に加えるクロック信号◇ｐ，で，ｏ，？抑，ぐの及びそ
の相関の一例を示したものである。オー図才３図 才２図 オ４図 才５図
示したものであり、図中１〜８はトランジスタを示し、
Ｒ，，Ｒ２は負荷デバイスとしての抵抗を示し、Ｃ，．
Ｃ２は第１及び第２のキャパシ夕である。 第３図は第２図のセンスアンプに加える第１及び第２の
クロック信号心，，◇２の一例を示したものである。第
４図は本発明の第２の実施例であるダイナミック型セン
スアンプで、負荷デバイスＲ，ｏ，Ｒ２ｏをトランジス
タで構成した点および定電流源ＣＳをクロック信号で駆
動している点が第２図に示した実施例との大きなちがし
、である。説明の簡略化のため第２図と同等のものには
同じ記号を付してある。第５図は第４図のセンスアンプ
に加えるクロック信号◇ｐ，で，ｏ，？抑，ぐの及びそ
の相関の一例を示したものである。オー図才３図 才２図 オ４図 才５図
Claims (1)
- １ ドレインを第１の負荷デバイスを介して第１の電源
に接続しゲートを第１のキヤパシタの第１の端子に接続
した第１のトランジスタと、ドレインを第２の負荷デバ
イスを介して第１の電源に接続しゲートを第２のキヤパ
シタの第１の端子に接続した第２のトランジスタと、前
記第１及び第２のトランジスタのソースに電流を共通供
給するようにした電流源と、前記第１のトランジスタの
ゲートとドレインを接続する第３のトランジスタと、前
記第２のトランジスタのゲートとドレインを接続する第
４のトランジスタと、前記第１のキヤパシタの第２の端
子と第１の入力端を接続する第７のトランジスタと、前
記第２のキヤパシタの第２の端子と第２の入力端を接続
する第８のトランジスタと、前記第１及び第２のキヤパ
シタの第２端子を等しい電位に設定する第１のクロツク
信号によつて制御される手段とを備え、前記第３及び第
４のトランジスタのゲートには前記第１のクロツク信号
を入力し、前記第７及び第８のトランジスタのゲートに
は実質的に前記第１のクロツク信号とは重ならない第２
のクロツク信号を入力する、ようにしたことを特徴とす
るセンスアンプ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146853A JPS6039180B2 (ja) | 1978-11-28 | 1978-11-28 | センスアンプ |
| US06/094,693 US4264872A (en) | 1978-11-28 | 1979-11-16 | Differential amplifiers utilizing MIS type field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146853A JPS6039180B2 (ja) | 1978-11-28 | 1978-11-28 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572863A JPS5572863A (en) | 1980-06-02 |
| JPS6039180B2 true JPS6039180B2 (ja) | 1985-09-04 |
Family
ID=15417019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146853A Expired JPS6039180B2 (ja) | 1978-11-28 | 1978-11-28 | センスアンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4264872A (ja) |
| JP (1) | JPS6039180B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450368A (en) * | 1981-12-21 | 1984-05-22 | Rockwell International Corporation | AC Coupled chopper stabilized differential comparator |
| FR2543363B1 (fr) * | 1983-03-25 | 1985-06-21 | Efcis | Circuit integre analogique a transistors mos avec ajustement electrique de la tension de seuil d'au moins un transistor |
| JPS60131695A (ja) * | 1983-12-20 | 1985-07-13 | Nec Corp | クロツク型スタテイツク・メモリ集積回路 |
| US4814642A (en) * | 1987-09-10 | 1989-03-21 | Trw Inc. | Switched impedance comparator |
| US4893036A (en) * | 1988-08-15 | 1990-01-09 | Vtc Incorporated | Differential signal delay circuit |
| JP2765441B2 (ja) * | 1993-07-26 | 1998-06-18 | 日本電気株式会社 | 半導体記憶集積回路 |
| EP0740307B1 (en) * | 1995-04-28 | 2001-12-12 | STMicroelectronics S.r.l. | Sense amplifier circuit for semiconductor memory devices |
| US5565813A (en) * | 1995-05-15 | 1996-10-15 | Motorola Inc. | Apparatus for a low voltage differential amplifier incorporating switched capacitors |
| JP2798020B2 (ja) * | 1995-10-25 | 1998-09-17 | 日本電気株式会社 | 半導体集積回路 |
| US6011535A (en) * | 1995-11-06 | 2000-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and scanning circuit |
| DE19713144C2 (de) * | 1997-03-27 | 1999-01-28 | Siemens Ag | Komparator für großen Versorgungsspannungsbereich |
| JP3492891B2 (ja) * | 1997-09-19 | 2004-02-03 | 株式会社東芝 | 出力回路装置 |
| JP3972270B2 (ja) * | 1998-04-07 | 2007-09-05 | ソニー株式会社 | 画素駆動回路および駆動回路一体型画素集積装置 |
| US6483386B1 (en) * | 2000-09-29 | 2002-11-19 | Cypress Semiconductor Corp. | Low voltage differential amplifier with high voltage protection |
| JP2003283271A (ja) | 2002-01-17 | 2003-10-03 | Semiconductor Energy Lab Co Ltd | 電気回路 |
| JP2003257178A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| DE10255642B4 (de) * | 2002-11-28 | 2006-07-13 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Ausgeben eines Digitalsignals |
| US6958651B2 (en) * | 2002-12-03 | 2005-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and display device using the same |
| JP4515082B2 (ja) * | 2002-12-03 | 2010-07-28 | 株式会社半導体エネルギー研究所 | アナログ回路並びにアナログ回路を用いた表示装置及び電子機器 |
| US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
| US7181317B2 (en) * | 2003-12-02 | 2007-02-20 | Honeywell International Inc. | Controller interface with interview programming |
| US7737734B1 (en) | 2003-12-19 | 2010-06-15 | Cypress Semiconductor Corporation | Adaptive output driver |
| US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| US8314765B2 (en) | 2008-06-17 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| JPWO2009157489A1 (ja) * | 2008-06-25 | 2011-12-15 | 日本電気株式会社 | 半導体記憶装置のセンスアンプ回路 |
| KR101053525B1 (ko) * | 2009-06-30 | 2011-08-03 | 주식회사 하이닉스반도체 | 감지 증폭기 및 이를 이용한 반도체 집적회로 |
| GB2509777B (en) * | 2013-01-15 | 2016-03-16 | Broadcom Corp | An apparatus for a radio frequency integrated circuit |
| KR20230021180A (ko) * | 2017-06-27 | 2023-02-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3882326A (en) * | 1973-12-26 | 1975-05-06 | Ibm | Differential amplifier for sensing small signals |
-
1978
- 1978-11-28 JP JP53146853A patent/JPS6039180B2/ja not_active Expired
-
1979
- 1979-11-16 US US06/094,693 patent/US4264872A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572863A (en) | 1980-06-02 |
| US4264872A (en) | 1981-04-28 |
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