JPS601708B2 - 感知回路 - Google Patents
感知回路Info
- Publication number
- JPS601708B2 JPS601708B2 JP52040135A JP4013577A JPS601708B2 JP S601708 B2 JPS601708 B2 JP S601708B2 JP 52040135 A JP52040135 A JP 52040135A JP 4013577 A JP4013577 A JP 4013577A JP S601708 B2 JPS601708 B2 JP S601708B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- transistors
- drain
- sensing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積化メモリなどに使用される高感度感知回路
に関するものである。
に関するものである。
公知の感知回路としてフリツブ．フロップ型感知回路が
良く知られており、フリツブ・フロップの／ードを入出
力端子とし、フリツプ・フロツプと電源端子との間にス
イッチを設けて高感度化した例が、ｌＥＥＥ ＪＯＵＲ
ＮＡＬＯＦＳＯＬＩＤＳＴＡＴＥＣ瓜ＣＬ江ＴＳ・ＶＯ
ＬＵＭＥ ＳＣ‐・〇，Ｎ川ＭＢＥＲ ５，ｐｐ２２５
〜ｐｐ２６１（１９７５年１０自発行）の論文、、Ｐｅ
ｒｉｆｅ的ｌ ｃｉｒｃｕｉｂ ｂｒ ０肥 ‐Ｔｒａ
船ｉｓのｒ ＣｅｌｌＭＯＳＲＡＭ’ｓｒに第１図に示
すような感知回路として記載されている。
良く知られており、フリツブ・フロップの／ードを入出
力端子とし、フリツプ・フロツプと電源端子との間にス
イッチを設けて高感度化した例が、ｌＥＥＥ ＪＯＵＲ
ＮＡＬＯＦＳＯＬＩＤＳＴＡＴＥＣ瓜ＣＬ江ＴＳ・ＶＯ
ＬＵＭＥ ＳＣ‐・〇，Ｎ川ＭＢＥＲ ５，ｐｐ２２５
〜ｐｐ２６１（１９７５年１０自発行）の論文、、Ｐｅ
ｒｉｆｅ的ｌ ｃｉｒｃｕｉｂ ｂｒ ０肥 ‐Ｔｒａ
船ｉｓのｒ ＣｅｌｌＭＯＳＲＡＭ’ｓｒに第１図に示
すような感知回路として記載されている。
フリップ．フロップ型の感知回路は対を形成するトラン
ジスタが実質的に同一の性能を有することが要求され、
逆にその性能の差異が大きい程感度が悪くなる。特にフ
リップ・フロップの交差結合トランジスタ対の閥値の差
が感度に最も敏感に影響する。本発明の目的は、フリツ
プ・フロップ型感知回路の高感度化にある。
ジスタが実質的に同一の性能を有することが要求され、
逆にその性能の差異が大きい程感度が悪くなる。特にフ
リップ・フロップの交差結合トランジスタ対の閥値の差
が感度に最も敏感に影響する。本発明の目的は、フリツ
プ・フロップ型感知回路の高感度化にある。
本発明によれば、フリップ・フロツプ型感知回路の交差
結合型トランジスタ対の閥値の差が感度に対し比較的影
響が少く、しかも製造が容易な高感度感知回路が得られ
る。
結合型トランジスタ対の閥値の差が感度に対し比較的影
響が少く、しかも製造が容易な高感度感知回路が得られ
る。
すなわち、たがいに一方のドレィン端子を他方のゲート
端子に接続した第１および第２のトランジスタと、第１
のトランジスタのソース端子にドレィン端子を接続した
第３のトランジスタと、第２のトランジスタのソース端
子にドレィン端子を接続した第４のトランジスタと、第
１のトランジスタのドレィン端子にソース端子を接続し
た第５のトランジスタと、第２のトランジスタ端子にソ
ース端子を接続した第６のトランジスタと、第３および
第４のトランジスタのソースにドレィンを接続した第７
のトランジスタを備え、第５および第６のトランジスタ
のドレィン端子は共に第１の電源に接続され、第５およ
び第６のトランジスタのゲート様子は共に第２のクロッ
ク端子に接続され、第３、第４および第７のトランジス
タのゲート端子は共に第１のクロック端子に接続され、
第７のトランジスタのソ−ス端子は第２の電源に接続さ
れ、第１のトランジスタのドレィン端子は第１の信号端
子に接続され、第２のトランジスタのドレィン様子は第
２信号端子に接続されたことを特徴とする感知回路が得
られる。次に図面を参照して説明するが、トランジスタ
としてｎチャンネルＭＯＳトランジスタを例にとる。
端子に接続した第１および第２のトランジスタと、第１
のトランジスタのソース端子にドレィン端子を接続した
第３のトランジスタと、第２のトランジスタのソース端
子にドレィン端子を接続した第４のトランジスタと、第
１のトランジスタのドレィン端子にソース端子を接続し
た第５のトランジスタと、第２のトランジスタ端子にソ
ース端子を接続した第６のトランジスタと、第３および
第４のトランジスタのソースにドレィンを接続した第７
のトランジスタを備え、第５および第６のトランジスタ
のドレィン端子は共に第１の電源に接続され、第５およ
び第６のトランジスタのゲート様子は共に第２のクロッ
ク端子に接続され、第３、第４および第７のトランジス
タのゲート端子は共に第１のクロック端子に接続され、
第７のトランジスタのソ−ス端子は第２の電源に接続さ
れ、第１のトランジスタのドレィン端子は第１の信号端
子に接続され、第２のトランジスタのドレィン様子は第
２信号端子に接続されたことを特徴とする感知回路が得
られる。次に図面を参照して説明するが、トランジスタ
としてｎチャンネルＭＯＳトランジスタを例にとる。
第１図は従来公知の感知回路であって差動入力Ｄ，Ｄが
入力されてから、クロツクＪ，によりトランジスタＱ３
４がゆっくり導通しはじめ、交差結合されたトランジス
タＱ．，Ｑ２の正帰還作用により入力信号は多少増中さ
れ、何れか一方のトランジスタ（今仮にＱ，とする）が
他方のトランジスタ（Ｑ２とする）より導通に近い状態
となる。
入力されてから、クロツクＪ，によりトランジスタＱ３
４がゆっくり導通しはじめ、交差結合されたトランジス
タＱ．，Ｑ２の正帰還作用により入力信号は多少増中さ
れ、何れか一方のトランジスタ（今仮にＱ，とする）が
他方のトランジスタ（Ｑ２とする）より導通に近い状態
となる。
次にクロツク◇２によりトランジスタＱ５，Ｑ６が導適
すると、Ｑ，のドレィンはほぼ低レベルのＶ２電位に近
づき、一方Ｑ２のドレィンは高レベルのＶ，電位に近づ
く。結局、微少な差動入力は電源電圧Ｖ，とＶ２の差に
増中される。従って極めて高感度であるが、もし仮りに
トランジスタＱ２がトランジスタＱ，よりその閥値にお
いて△Ｖだけ高かったとすると、それより低い差敷信号
△Ｖ′を入力したとき、すなわち端子Ｄより端子Ｄの方
がＡＶ′だけ高い入力が入ったとしても、トランジスタ
Ｑ，とＱ２の閥値差により出力は端子Ｄが高レベルにな
りＤが低レベルとなってしまう。つまり感度がおよそ４
Ｖだけ悪くなる。もちろん、各トランジスタＱ，〜Ｑ６
は閥値差が少くなるように、マスク上、プロセス上の配
慮がなされてはいる。
すると、Ｑ，のドレィンはほぼ低レベルのＶ２電位に近
づき、一方Ｑ２のドレィンは高レベルのＶ，電位に近づ
く。結局、微少な差動入力は電源電圧Ｖ，とＶ２の差に
増中される。従って極めて高感度であるが、もし仮りに
トランジスタＱ２がトランジスタＱ，よりその閥値にお
いて△Ｖだけ高かったとすると、それより低い差敷信号
△Ｖ′を入力したとき、すなわち端子Ｄより端子Ｄの方
がＡＶ′だけ高い入力が入ったとしても、トランジスタ
Ｑ，とＱ２の閥値差により出力は端子Ｄが高レベルにな
りＤが低レベルとなってしまう。つまり感度がおよそ４
Ｖだけ悪くなる。もちろん、各トランジスタＱ，〜Ｑ６
は閥値差が少くなるように、マスク上、プロセス上の配
慮がなされてはいる。
しかし、トランジスタＱ，とＱ２とは、一方が導適状態
では他方は非導適状態に互いに相反する状態に保たれる
ので、使用モードによっては長時間この状態が維持され
ることがある。この場合、導適状態のトランジスタの方
が高温になり、閥値が変化する。したがって、特にトラ
ンジスタＱ，とＱ２の閥値差が実際には生じやすく結果
として感知回路の感度を劣化させる。以上の欠点を補な
った本発明の一実施例を第２図に示す。交差結合された
トランジスタＱ，，Ｑ２のドレィンにプル・アップ用ト
ランジスタＱ５，Ｑ６が接続されている点は第１図と同
じであるが、トランジスタＱ，，Ｑ２のソースは別にそ
れぞれトランジスタＱ，Ｑ４，Ｑ７を介して低レベル電
源Ｖ２に接続されている点が本発明の特徴である。
では他方は非導適状態に互いに相反する状態に保たれる
ので、使用モードによっては長時間この状態が維持され
ることがある。この場合、導適状態のトランジスタの方
が高温になり、閥値が変化する。したがって、特にトラ
ンジスタＱ，とＱ２の閥値差が実際には生じやすく結果
として感知回路の感度を劣化させる。以上の欠点を補な
った本発明の一実施例を第２図に示す。交差結合された
トランジスタＱ，，Ｑ２のドレィンにプル・アップ用ト
ランジスタＱ５，Ｑ６が接続されている点は第１図と同
じであるが、トランジスタＱ，，Ｑ２のソースは別にそ
れぞれトランジスタＱ，Ｑ４，Ｑ７を介して低レベル電
源Ｖ２に接続されている点が本発明の特徴である。
トランジスタＱ，のソースをＡ点、Ｑ２のソースをＢ点
トランジスタＱ７のドレィンをＣ点とする。通常Ａ，Ｂ
点の電位は低電位源Ｖ２レベルにあるが、差動信号の入
力に先立ってＤ，Ｄが電源Ｖ，とＶ２の間の一定レベル
Ｖｐにプリチャージされると、一点Ａ，Ｂの電位（ＶＡ
，ＶＢ）はブリチャージ。レベルよりそれぞれトランジ
スタＱ，，Ｑ２の閥値（それぞれＶＴ，，Ｖｒ２とする
）分だけ低いレベルにチャージ・アップされる。すなわ
ち、ＶＡ＝Ｖｐ−ＶＴ， ＶＢ＝Ｖｐ−ＶＴ２ にチャージアップされる。
トランジスタＱ７のドレィンをＣ点とする。通常Ａ，Ｂ
点の電位は低電位源Ｖ２レベルにあるが、差動信号の入
力に先立ってＤ，Ｄが電源Ｖ，とＶ２の間の一定レベル
Ｖｐにプリチャージされると、一点Ａ，Ｂの電位（ＶＡ
，ＶＢ）はブリチャージ。レベルよりそれぞれトランジ
スタＱ，，Ｑ２の閥値（それぞれＶＴ，，Ｖｒ２とする
）分だけ低いレベルにチャージ・アップされる。すなわ
ち、ＶＡ＝Ｖｐ−ＶＴ， ＶＢ＝Ｖｐ−ＶＴ２ にチャージアップされる。
従つ仮りにトランジスタＱ，，Ｑ２の闇値に△Ｖ＝ＶＴ
，一ＶＴ２ の差があったとしても、それぞれのトランジスタのソー
ス電位から見たゲート電位はちようど閥値のところにバ
イアスされた状態にある。
，一ＶＴ２ の差があったとしても、それぞれのトランジスタのソー
ス電位から見たゲート電位はちようど閥値のところにバ
イアスされた状態にある。
第３図に各部の波形の概略図を示すが上述の状態で微少
な差動信号が入力されたとすると（仮りにＤが○よりわ
ずかに高レベルになったとする）、トランジスタＱ，，
Ｑ２の閥値差とは無関係に、確実に、トランジスタＱ２
はトランジスタＱ，より導適状態に近くなる。
な差動信号が入力されたとすると（仮りにＤが○よりわ
ずかに高レベルになったとする）、トランジスタＱ，，
Ｑ２の閥値差とは無関係に、確実に、トランジスタＱ２
はトランジスタＱ，より導適状態に近くなる。
次にクロックぐ，によりトランジスタＱ，Ｑ，Ｑ７が導
通しはじめ、節点Ａ，Ｂの電位はゆるやかに低下しはじ
めるが、トランジスタＱ２はトランジスタＱ，より導通
に近い関係を維持し、その間に交差結合トランジスタＱ
，，Ｑ２の正帰還増中作用およびＣ点の一時的な電位上
昇によるソース側からの帰還作用により端子Ｄと○の電
位差は増中される。次にクロツクめ２によりトランジス
タＱ５，Ｑ６が導通すると、端子Ｄはほぼ高電位Ｖ，に
、端子Ｄはほぼ低電位Ｖ２になる。
通しはじめ、節点Ａ，Ｂの電位はゆるやかに低下しはじ
めるが、トランジスタＱ２はトランジスタＱ，より導通
に近い関係を維持し、その間に交差結合トランジスタＱ
，，Ｑ２の正帰還増中作用およびＣ点の一時的な電位上
昇によるソース側からの帰還作用により端子Ｄと○の電
位差は増中される。次にクロツクめ２によりトランジス
タＱ５，Ｑ６が導通すると、端子Ｄはほぼ高電位Ｖ，に
、端子Ｄはほぼ低電位Ｖ２になる。
なお、トランジスタＱ，（Ｑ２），Ｑ３（Ｑ４）および
Ｑ７のコンダクタンス比に大きい方が高感度化されるが
、ＩＣ化したときのチップ占有面積、動作速度との関係
もあり、あまり大きくは出来ない。
Ｑ７のコンダクタンス比に大きい方が高感度化されるが
、ＩＣ化したときのチップ占有面積、動作速度との関係
もあり、あまり大きくは出来ない。
たとえば、１０：２：１位が望ましい。ただし、トラン
ジスタＱ７は複数個のセンスアンプに対して共通であり
、１個でよい。従って、メモリアレイのように多数のセ
ンスアンプを必要とするような回路ではトランジスタＱ
７のチップ占有面積はセンスアンプ１個あたりでは無視
しうる程小さく、センスアンプの占有面積は実質的にト
ランジスタＱ，〜Ｑ６と、その配置で決定される。第２
図において入力端子Ｄと節点Ａおよび入力端子Ｄと節点
Ｂ間にそれぞれ等しい結合容量ＣＡ，ＣＢを導入した実
施例について説明する。結合容量ＣＡ，ＣＢが、節点Ａ
，Ｂの寄生容量に比べて十分大きく、且、キャパシタメ
モリの情報議出し線のように入力端子○，Ｄに接続する
入力容量がＣＡ，ＣＢに比べて十分大きい場合は入力感
度を２倍近く改良できる。すなわち、差動入力信号によ
り入力端子Ｄが○より５肌Ｖ高くなったとすると、同時
に節点ＡがＢより約５ｍＶ高くなる。その結果、トラン
ジスタＱ，のゲート・ソ−ス電圧はＱ，の閥値より５仇
Ｖ低い値となり、一方トランジスタＱ２のゲート・ソー
ス電圧は、Ｑ２の閥値より５ｍＶ高い値となり、相対的
にトランジスタＱとＱ，のゲート・ソース間電圧差はｌ
ｏｗＶに倍増する。以上説明したように、本発明によれ
ば交差結合型トランジスタＱ，，Ｑ２の閥値差が感度に
ほとんど影響を与えない高感度感知回路が得られること
が理解されよう。本発明の思想は交差結合の二つのトラ
ンジスタのソースをそれぞれ別のトランジスタを介して
低レベル電源に接続し、かつ交差結合の二つのトランジ
スタのドレイン・ソース間に結合キヤバシ夕を接続して
交差結合の二つのトランジスタの閥値を感度に影響させ
ないことを主張するものであり、実施例の他、多くの回
路形式に適用できるので実用に供して極めて有用である
。
ジスタＱ７は複数個のセンスアンプに対して共通であり
、１個でよい。従って、メモリアレイのように多数のセ
ンスアンプを必要とするような回路ではトランジスタＱ
７のチップ占有面積はセンスアンプ１個あたりでは無視
しうる程小さく、センスアンプの占有面積は実質的にト
ランジスタＱ，〜Ｑ６と、その配置で決定される。第２
図において入力端子Ｄと節点Ａおよび入力端子Ｄと節点
Ｂ間にそれぞれ等しい結合容量ＣＡ，ＣＢを導入した実
施例について説明する。結合容量ＣＡ，ＣＢが、節点Ａ
，Ｂの寄生容量に比べて十分大きく、且、キャパシタメ
モリの情報議出し線のように入力端子○，Ｄに接続する
入力容量がＣＡ，ＣＢに比べて十分大きい場合は入力感
度を２倍近く改良できる。すなわち、差動入力信号によ
り入力端子Ｄが○より５肌Ｖ高くなったとすると、同時
に節点ＡがＢより約５ｍＶ高くなる。その結果、トラン
ジスタＱ，のゲート・ソ−ス電圧はＱ，の閥値より５仇
Ｖ低い値となり、一方トランジスタＱ２のゲート・ソー
ス電圧は、Ｑ２の閥値より５ｍＶ高い値となり、相対的
にトランジスタＱとＱ，のゲート・ソース間電圧差はｌ
ｏｗＶに倍増する。以上説明したように、本発明によれ
ば交差結合型トランジスタＱ，，Ｑ２の閥値差が感度に
ほとんど影響を与えない高感度感知回路が得られること
が理解されよう。本発明の思想は交差結合の二つのトラ
ンジスタのソースをそれぞれ別のトランジスタを介して
低レベル電源に接続し、かつ交差結合の二つのトランジ
スタのドレイン・ソース間に結合キヤバシ夕を接続して
交差結合の二つのトランジスタの閥値を感度に影響させ
ないことを主張するものであり、実施例の他、多くの回
路形式に適用できるので実用に供して極めて有用である
。
第１図は従釆公知の感知回路の回路図、第２図は本発明
の一実施例である感知回路の回路図、第３図は第２図の
感知回路入力出力とロック少，，０２の概略波形である
。 図においてＱ．〜Ｑ，Ｑ側Ｑ７……トランジスタ、Ｄ，
Ｄ……信号様子、ぐ，，Ｊ２……クロック端子、Ｖ，…
…第１の電源、Ｖ２・・・・・・第２の電源をそれぞれ
示す。オｌ図才２図 才３図
の一実施例である感知回路の回路図、第３図は第２図の
感知回路入力出力とロック少，，０２の概略波形である
。 図においてＱ．〜Ｑ，Ｑ側Ｑ７……トランジスタ、Ｄ，
Ｄ……信号様子、ぐ，，Ｊ２……クロック端子、Ｖ，…
…第１の電源、Ｖ２・・・・・・第２の電源をそれぞれ
示す。オｌ図才２図 才３図
Claims (1)
- １ たがいに一方のドレイン端子を他方のゲート端子に
接続した第１および第２のトランジスタと、第１のトラ
ンジスタのソース端子にドレイン端子を接続した第３の
トランジスタと、第２のトランジスタのソース端子にド
レイン端子を接続した第４のトランジスタと、第１のト
ランジスタのドレイン端子にソース端子を接続した第５
のトランジスタと、第２のトランジスタのドレイン端子
にソース端子を接続した第６のトランジスタと、第３お
よび第４のトランジスタのソースにドレインを接続した
第７のトランジスタを備え、第５および第６のトランジ
タのドレイン端子は共に第１の電源に接続され、第５お
よび第６のトランジスタのゲート端子は共に第２のクロ
ツク端子に接続され、第３、第４および第７のトランジ
スタのゲート端子は共に第１のクロツク端子に接続され
、第７のトランジスタのソース端子は第２の電源に接続
され、第１のトランジスタのドレイン端子は第１の信号
線に接続され、第２のトランジタのドレイン端子は第２
の信号線に接続されたことを特徴とする感知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52040135A JPS601708B2 (ja) | 1977-04-07 | 1977-04-07 | 感知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52040135A JPS601708B2 (ja) | 1977-04-07 | 1977-04-07 | 感知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53124929A JPS53124929A (en) | 1978-10-31 |
| JPS601708B2 true JPS601708B2 (ja) | 1985-01-17 |
Family
ID=12572342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52040135A Expired JPS601708B2 (ja) | 1977-04-07 | 1977-04-07 | 感知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601708B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873225A (ja) * | 1981-10-27 | 1983-05-02 | Nippon Telegr & Teleph Corp <Ntt> | 信号電圧検出回路 |
| JPH0763137B2 (ja) * | 1982-04-12 | 1995-07-05 | 株式会社東芝 | 出力回路 |
| US4644196A (en) * | 1985-01-28 | 1987-02-17 | Motorola, Inc. | Tri-state differential amplifier |
| JPS6252790A (ja) * | 1985-08-30 | 1987-03-07 | Toshiba Corp | 半導体メモリのセンスアンプ系 |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
-
1977
- 1977-04-07 JP JP52040135A patent/JPS601708B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53124929A (en) | 1978-10-31 |
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