JPS603779B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS603779B2 JPS603779B2 JP6932878A JP6932878A JPS603779B2 JP S603779 B2 JPS603779 B2 JP S603779B2 JP 6932878 A JP6932878 A JP 6932878A JP 6932878 A JP6932878 A JP 6932878A JP S603779 B2 JPS603779 B2 JP S603779B2
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- polycrystalline
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法特に電極配線が半導体よ
りなる多層配線構造を有する半導体装置の製造方法に関
する。
りなる多層配線構造を有する半導体装置の製造方法に関
する。
半導体装置、例えば下部電極配線が多結晶Siよりなる
SiゲートMOSLSIにおいて、下部電極と多層配置
される上部電極配線間の絶縁膜には従来から気相化学蒸
着(CVD)法で形成されたSi02膜(以下CVDS
i02膜と呼ぶ)が多く用いられている。
SiゲートMOSLSIにおいて、下部電極と多層配置
される上部電極配線間の絶縁膜には従来から気相化学蒸
着(CVD)法で形成されたSi02膜(以下CVDS
i02膜と呼ぶ)が多く用いられている。
上部電極配線がNの場合にはCVDSi02膜形成時に
十分注意することによって上部電極配線と下部電極間の
短絡発生頻度を実用上問題にならない程度まで減少する
ことができる。しかしながら上部電極配線を多結晶Si
で形成する場合、上部と下部電極配線間の短絡は上部電
極配線がNの場合に比べてはるかに多く発生し、特に下
部電極配線パターンが微細になるほど短絡が多くなる。
十分注意することによって上部電極配線と下部電極間の
短絡発生頻度を実用上問題にならない程度まで減少する
ことができる。しかしながら上部電極配線を多結晶Si
で形成する場合、上部と下部電極配線間の短絡は上部電
極配線がNの場合に比べてはるかに多く発生し、特に下
部電極配線パターンが微細になるほど短絡が多くなる。
山1が高密度、高性能になるにともなって例えば上部電
極配線を抵抗体として用いるなどの目的で上部電極とし
て多結晶Siが用いられることが多くなる。このときと
くに上記電極間短絡が製造上の大きな問題となる。この
電極間の短絡は、下部電極配線エッジ近傍で生じること
、特に第1図に示すように下部電極である多結晶Si5
をマスクとしてSi02膜3をエッチング除去した際に
生じるアンダーカット6のある場合に多く発生すること
が知られている。
極配線を抵抗体として用いるなどの目的で上部電極とし
て多結晶Siが用いられることが多くなる。このときと
くに上記電極間短絡が製造上の大きな問題となる。この
電極間の短絡は、下部電極配線エッジ近傍で生じること
、特に第1図に示すように下部電極である多結晶Si5
をマスクとしてSi02膜3をエッチング除去した際に
生じるアンダーカット6のある場合に多く発生すること
が知られている。
第1図において1はp型シリコン基板、2はMOSトラ
ンジスタのソース、ドレィン拡散層、3はゲート酸化膜
、7はCVDSi02膜、8は多結晶シリコンよりなる
上部電極配線である。一般に多結晶Siパターン5上に
CVDSi02膜7を被着するとステップカバレッジが
良くないため0にパターンのエッジ近傍で、特に上記ア
ンダーカット6がある場合には膜7の密度が低いことが
知られている。
ンジスタのソース、ドレィン拡散層、3はゲート酸化膜
、7はCVDSi02膜、8は多結晶シリコンよりなる
上部電極配線である。一般に多結晶Siパターン5上に
CVDSi02膜7を被着するとステップカバレッジが
良くないため0にパターンのエッジ近傍で、特に上記ア
ンダーカット6がある場合には膜7の密度が低いことが
知られている。
この膜密度の低いパターンエッジでAI電極よりも多結
晶シリコン電極配線8の方が短絡が起りやすいというこ
とから、CVDSi02膜夕7には、彼着時にはピンホ
ールになっていなくても膜の密度が低い部分があり、そ
の上に配線8となる多結晶Si膜を被着するとその低密
度部に多結晶Siが侵入し、下部、上部多結晶Si電極
配線5,8間が短絡するものと推測される。ところで、
上記電極間短絡を減少するには、Sj02膜を繊密にし
てやればよいと考えられ、一般に熱酸化膜が繊密なこと
から下部電極配線である多結晶Sjの表面を熱酸化して
Si02膜に変換することが考えられて、実施もされて
いる。しかしながら本発明者の検討によると、多結晶S
i表面を熱酸化しSi02膜を形成した後、多結晶Si
からなる上部電極配線を形成すると、Si02膜の耐圧
は低く例えば上記熱酸化により0.2ム舵の厚さのSi
02膜を形成しても、両電極間に15Vを印加するとS
i02膜が破壊されることもある。この耐圧が低い原因
はまだ明らかでないが、本発明者は多結晶Siを熱酸化
して0.1山肌のSi02膜を形成した後、その上に厚
さ0.2ムmのCVDSi02膜を形成しても、この厚
さが計0.3仏肌のSi02膜の耐圧もやはり20V前
後と低いことも確認した。本発明は、上記の問題を鱗決
すべく絶縁膜形成方法に関して行った検討結果に基づき
、たとえ多結晶Si等の半導体を上部電極配線として用
いた場合でも耐圧が低下することなく、電極間の短絡の
ない絶縁膜を形成する方法を提供しようとするものであ
る。
晶シリコン電極配線8の方が短絡が起りやすいというこ
とから、CVDSi02膜夕7には、彼着時にはピンホ
ールになっていなくても膜の密度が低い部分があり、そ
の上に配線8となる多結晶Si膜を被着するとその低密
度部に多結晶Siが侵入し、下部、上部多結晶Si電極
配線5,8間が短絡するものと推測される。ところで、
上記電極間短絡を減少するには、Sj02膜を繊密にし
てやればよいと考えられ、一般に熱酸化膜が繊密なこと
から下部電極配線である多結晶Sjの表面を熱酸化して
Si02膜に変換することが考えられて、実施もされて
いる。しかしながら本発明者の検討によると、多結晶S
i表面を熱酸化しSi02膜を形成した後、多結晶Si
からなる上部電極配線を形成すると、Si02膜の耐圧
は低く例えば上記熱酸化により0.2ム舵の厚さのSi
02膜を形成しても、両電極間に15Vを印加するとS
i02膜が破壊されることもある。この耐圧が低い原因
はまだ明らかでないが、本発明者は多結晶Siを熱酸化
して0.1山肌のSi02膜を形成した後、その上に厚
さ0.2ムmのCVDSi02膜を形成しても、この厚
さが計0.3仏肌のSi02膜の耐圧もやはり20V前
後と低いことも確認した。本発明は、上記の問題を鱗決
すべく絶縁膜形成方法に関して行った検討結果に基づき
、たとえ多結晶Si等の半導体を上部電極配線として用
いた場合でも耐圧が低下することなく、電極間の短絡の
ない絶縁膜を形成する方法を提供しようとするものであ
る。
本発明の製造方法は下部電極が形成された半導体基板に
、第1の絶縁膜を被着形成し、さらに半導体膜を被着し
た後、この半導体膜を第2の絶縁膜に変換することによ
り第1の絶縁膜と第2の絶縁膜とを層間絶縁膜とするこ
とを特徴とする絶縁膜の形成方法であり、以下に説明す
る検討結果にもとずくものである。
、第1の絶縁膜を被着形成し、さらに半導体膜を被着し
た後、この半導体膜を第2の絶縁膜に変換することによ
り第1の絶縁膜と第2の絶縁膜とを層間絶縁膜とするこ
とを特徴とする絶縁膜の形成方法であり、以下に説明す
る検討結果にもとずくものである。
第2図にその断面を示すごとく、厚さ0.1ム肌の熱酸
化膜3上に被着した厚さ0.4〃mの多結晶Si膜を食
刻してストライプ状とした下部電極配線5を有するSi
基板1を用意する。
化膜3上に被着した厚さ0.4〃mの多結晶Si膜を食
刻してストライプ状とした下部電極配線5を有するSi
基板1を用意する。
下部電極5及びSi基板1は高濃度のp(リン)が拡散
されており、2はこのリンが拡散されたn型層である。
こ3の両者は熱酸化膜3に開口したコンタクト窓4内で
接している。又熱酸化膜3は下部電極5をマスクとして
エッチングされ、アンダーカット6が生じている。次に
基板1なちびに下部電極配線5上に、第1 4図7に相
当する絶縁膜17となるSi02膜を次に示す6種類の
方法で形成する。
されており、2はこのリンが拡散されたn型層である。
こ3の両者は熱酸化膜3に開口したコンタクト窓4内で
接している。又熱酸化膜3は下部電極5をマスクとして
エッチングされ、アンダーカット6が生じている。次に
基板1なちびに下部電極配線5上に、第1 4図7に相
当する絶縁膜17となるSi02膜を次に示す6種類の
方法で形成する。
‘a) 厚さ0.3A肌のCVDSi02膜を被着形成
後、1000qo、N2中で15分間加熱する。
後、1000qo、N2中で15分間加熱する。
{b’厚さ0.3仏肌のCVDSi02膜を被着形成後
1000℃、02中で15分間加熱する。(c’厚さ0
.2仏ののCVDSi02膜を被着形成後、ウェット0
2中で18分加熱する。
1000℃、02中で15分間加熱する。(c’厚さ0
.2仏ののCVDSi02膜を被着形成後、ウェット0
2中で18分加熱する。
‘d’ 900午0、ウェット02中で18分間加熱し
て下部電極5上の厚さが約0.1山肌のSi02膜を形
成した後、さらに厚さ0.2仏ののCVDSi02膜を
被着形成し、1000qo、N2中で15分間加熱する
。
て下部電極5上の厚さが約0.1山肌のSi02膜を形
成した後、さらに厚さ0.2仏ののCVDSi02膜を
被着形成し、1000qo、N2中で15分間加熱する
。
‘eー 厚さ0.14仏ののCVDSi02膜を被着し
1000℃、N2中で15分間加熱した後、厚さ0.0
9ム肌の多結晶Si膜を被着形成し、100000、ウ
ェット02中で3び分間加熱することにより多結晶Si
膜をSi02膜に変換する。‘f} 900oo、ウェ
ット02中で30分間加熱し下部電極5上の厚さが0.
2山肌のSi02膜を形成する。
1000℃、N2中で15分間加熱した後、厚さ0.0
9ム肌の多結晶Si膜を被着形成し、100000、ウ
ェット02中で3び分間加熱することにより多結晶Si
膜をSi02膜に変換する。‘f} 900oo、ウェ
ット02中で30分間加熱し下部電極5上の厚さが0.
2山肌のSi02膜を形成する。
次に上部電極配線となる多結晶Si膜を65000のS
i比の熱分解により被着形成し、p(リン)を拡散した
後、食刻して上部電極配線8を形成する。すなわち17
上に下部電極配線5に対して上部電極配線8を第3図の
ごとく形成し、第4図の断面構造の半導体基板を形成す
る。本発明者は‘a}〜川のそれぞれにつき1枚のSi
基板に第3図のパターンを800個形成した。
i比の熱分解により被着形成し、p(リン)を拡散した
後、食刻して上部電極配線8を形成する。すなわち17
上に下部電極配線5に対して上部電極配線8を第3図の
ごとく形成し、第4図の断面構造の半導体基板を形成す
る。本発明者は‘a}〜川のそれぞれにつき1枚のSi
基板に第3図のパターンを800個形成した。
すなわち、1枚のSi基板には第3図に示すパターンが
約800個形成されており、‘a}〜{f}の方法で作
成した各基板を用意した。次に各Si基板表面の80川
固の各パターンについて、Si基板1(第4図)と上部
電極配線8間に電圧を印加した時に流れる電流を測定し
、1仏A以上の電流が流れた場合に、そのパターンは電
極間の短絡有りと判定する。
約800個形成されており、‘a}〜{f}の方法で作
成した各基板を用意した。次に各Si基板表面の80川
固の各パターンについて、Si基板1(第4図)と上部
電極配線8間に電圧を印加した時に流れる電流を測定し
、1仏A以上の電流が流れた場合に、そのパターンは電
極間の短絡有りと判定する。
上記測定で印加電圧が5V、35V時の結果を第5図に
示す。
示す。
第5図より従来の製造方法のように密度の小さいCVD
Si02膜のみを層間絶縁膜とする場合にはN2中のみ
ならず02中やウェット02中で熱処理しても低電圧(
5V)印加時、又は高電圧(35V)印加時の短絡は多
い(a,b,c)。また多結晶Si膜表面を熱酸化する
ことにより形成したSiQ膜を層間絶縁膜としたり(「
)、膜厚の小さいこのSi02とその上に形成する密度
の低いCVDSi02膜とで層間絶縁膜を構成しても(
d)やはり短絡は多い。しかるに、第5図eの方法では
短絡が極めて生じにくい。
Si02膜のみを層間絶縁膜とする場合にはN2中のみ
ならず02中やウェット02中で熱処理しても低電圧(
5V)印加時、又は高電圧(35V)印加時の短絡は多
い(a,b,c)。また多結晶Si膜表面を熱酸化する
ことにより形成したSiQ膜を層間絶縁膜としたり(「
)、膜厚の小さいこのSi02とその上に形成する密度
の低いCVDSi02膜とで層間絶縁膜を構成しても(
d)やはり短絡は多い。しかるに、第5図eの方法では
短絡が極めて生じにくい。
すなわち第5図eでは、CVDSi02膜上に形成した
多結晶Si膜を熱酸化してそのすべてを密度の大なるS
i02膜に変換でき、かつ膜厚なるCVDSi02膜で
も多結Si膜の熱酸化時に第1層配線の熱酸化を防止で
きる。したがって、CVDSi02膜と多結晶Siの熱
酸化によるSi02との積層膜を層間絶縁膜とすると、
低電圧印加時にも高電圧印加時にも電極間の短絡は少な
い(e)。
多結晶Si膜を熱酸化してそのすべてを密度の大なるS
i02膜に変換でき、かつ膜厚なるCVDSi02膜で
も多結Si膜の熱酸化時に第1層配線の熱酸化を防止で
きる。したがって、CVDSi02膜と多結晶Siの熱
酸化によるSi02との積層膜を層間絶縁膜とすると、
低電圧印加時にも高電圧印加時にも電極間の短絡は少な
い(e)。
本発明の形成方法であるeで形成した層間絶縁膜では短
絡が少ないのは、第1層絶縁膜であるCVDSi02膜
の密度が低くともその上に密度が大Zきし・十分な厚さ
の第2層絶縁膜であるSi02膜を形成することができ
、上部電極材料である多結晶Siの侵入を阻止できるた
めであると考えられる。すなわち層間絶縁膜としては密
度の大なる絶縁膜を上部電極材料の侵入を十分阻止し得
るだけのZ厚さとする必要がある。本発明の製造方法は
密度の低いCVDSi02膜上に形成した多結晶Si膜
の厚さを選ぶことにより必要な厚さの密度の大なる絶縁
膜を形成することができ、下部電極が酸化されることに
よる配線抵抗の増大を併うことなしに、2短絡の生じに
くい層間絶縁膜を容易に形成することができる。なお、
本発明の製造方法において、後に絶縁膜に変換する多結
晶シリコンによりなる半導体膜はスパッタ法やCVD法
など、どのような方法で被2着形成しても良いが特にC
VD法で被看形成した場合には半導体膜のステップカバ
レッジが良く、下部電極が微細パターンであっても又ア
ンダーカットがあっても電極パターンのエッジやアンダ
ーカット内で膜厚が小となることがなく、その為に3も
短絡は生けこくくなる。
絡が少ないのは、第1層絶縁膜であるCVDSi02膜
の密度が低くともその上に密度が大Zきし・十分な厚さ
の第2層絶縁膜であるSi02膜を形成することができ
、上部電極材料である多結晶Siの侵入を阻止できるた
めであると考えられる。すなわち層間絶縁膜としては密
度の大なる絶縁膜を上部電極材料の侵入を十分阻止し得
るだけのZ厚さとする必要がある。本発明の製造方法は
密度の低いCVDSi02膜上に形成した多結晶Si膜
の厚さを選ぶことにより必要な厚さの密度の大なる絶縁
膜を形成することができ、下部電極が酸化されることに
よる配線抵抗の増大を併うことなしに、2短絡の生じに
くい層間絶縁膜を容易に形成することができる。なお、
本発明の製造方法において、後に絶縁膜に変換する多結
晶シリコンによりなる半導体膜はスパッタ法やCVD法
など、どのような方法で被2着形成しても良いが特にC
VD法で被看形成した場合には半導体膜のステップカバ
レッジが良く、下部電極が微細パターンであっても又ア
ンダーカットがあっても電極パターンのエッジやアンダ
ーカット内で膜厚が小となることがなく、その為に3も
短絡は生けこくくなる。
又本発明では不純物が添加された半導体膜であっても良
い。又、{e}の方法において、下部電極配線上の第1
の絶縁膜へCVDSi02膜に限られることはなくSi
3N4膜のような他の種類の絶縁膜でも良く、形成方法
もCVD3法に限られずスパッタ法等でも良い。次に本
発明の実施例を説明する。
い。又、{e}の方法において、下部電極配線上の第1
の絶縁膜へCVDSi02膜に限られることはなくSi
3N4膜のような他の種類の絶縁膜でも良く、形成方法
もCVD3法に限られずスパッタ法等でも良い。次に本
発明の実施例を説明する。
第1の実施例は前述の実験で説明したもので、下部電極
配線5を多結晶Siで形成したSi基板表面に、430
00におけるSi伍と02の反応により第1の4絶縁膜
として厚さ0.14山肌のCVDSi02膜を被着形成
した後、100000、N2中で1既ふ間の加熱による
繊密化処理を行なう。
配線5を多結晶Siで形成したSi基板表面に、430
00におけるSi伍と02の反応により第1の4絶縁膜
として厚さ0.14山肌のCVDSi02膜を被着形成
した後、100000、N2中で1既ふ間の加熱による
繊密化処理を行なう。
その後、630ooにおける・Si比の熱分解によって
厚さ0.09山肌の多結晶Sj膜を被着形成し、100
0ooウェット02中で30分間熱処理を施す。この熱
処理によって多結晶Sj膜は第2の絶縁膜であるSi0
2膜に変換され、CVDSi02膜と合せた厚さ0.3
7山肌のSi02膜が形成される。この時の熱処理は2
0分間でも十分である。このようにして形成したSi0
2膜上に、多結晶Siよりなる上部電極配線を形成し電
極間に60Vの電圧を印加しても短絡が増すことはない
。第2の実施例は第1の実施例において、第1の絶縁膜
であるCVDSi02膜上に被着形成した多結晶Si膜
中に、900qoにおいてn形不純であるp(リン)を
導入した後にこの多結晶Si膜を酸化するものである。
厚さ0.09山肌の多結晶Sj膜を被着形成し、100
0ooウェット02中で30分間熱処理を施す。この熱
処理によって多結晶Sj膜は第2の絶縁膜であるSi0
2膜に変換され、CVDSi02膜と合せた厚さ0.3
7山肌のSi02膜が形成される。この時の熱処理は2
0分間でも十分である。このようにして形成したSi0
2膜上に、多結晶Siよりなる上部電極配線を形成し電
極間に60Vの電圧を印加しても短絡が増すことはない
。第2の実施例は第1の実施例において、第1の絶縁膜
であるCVDSi02膜上に被着形成した多結晶Si膜
中に、900qoにおいてn形不純であるp(リン)を
導入した後にこの多結晶Si膜を酸化するものである。
p(リン)を添加した多結晶Siは酸化性雰囲気で加熱
した時の酸化速度が大きくなるため、低温あるいは短時
間でも多結晶Si膜に変換することができる。例えば厚
さ0.08山肌の多結晶Si膜に95000で20分間
p(リン)を拡散すると、この多結晶Si膜を酸化膜に
変換するのに1000℃なら1び分間の酸化時間で足り
る。従ってSi基板中に拡散深さの浅い反対導電型層を
形成する必要がある場合には、高温での熱処理時間が短
かくできる本実施例の製造方法が望ましい。以上のよう
に、本発明の方法によれば、多層配線構造における配線
間短絡が起りにくくなり、高密度半導体集積回路の製造
に大きく寄与するものである。
した時の酸化速度が大きくなるため、低温あるいは短時
間でも多結晶Si膜に変換することができる。例えば厚
さ0.08山肌の多結晶Si膜に95000で20分間
p(リン)を拡散すると、この多結晶Si膜を酸化膜に
変換するのに1000℃なら1び分間の酸化時間で足り
る。従ってSi基板中に拡散深さの浅い反対導電型層を
形成する必要がある場合には、高温での熱処理時間が短
かくできる本実施例の製造方法が望ましい。以上のよう
に、本発明の方法によれば、多層配線構造における配線
間短絡が起りにくくなり、高密度半導体集積回路の製造
に大きく寄与するものである。
第1図は従来の多層配線構造を用いた半導体装置の部分
断面図、第2図は本発明の検討に際し、下部電極配線を
形成した状態の半導体装置の部分断面図、第4図は上部
電極配線まで形成した同半導体装置の部分断面図、第3
図は同半導体装置における上部、下部電極配線の形状を
示す平面図、第5図は本発明の方法と他の方法における
電極配線の短絡状態を示す図である。 1・・・・・・Si基板、5・・・・・・多結晶Siパ
ターン(下部配線)、17・・・・・・絶縁膜、8・・
・・・・多結晶シリコン(上部配線)。 第1図 第2図 第3図 第4図 第5図
断面図、第2図は本発明の検討に際し、下部電極配線を
形成した状態の半導体装置の部分断面図、第4図は上部
電極配線まで形成した同半導体装置の部分断面図、第3
図は同半導体装置における上部、下部電極配線の形状を
示す平面図、第5図は本発明の方法と他の方法における
電極配線の短絡状態を示す図である。 1・・・・・・Si基板、5・・・・・・多結晶Siパ
ターン(下部配線)、17・・・・・・絶縁膜、8・・
・・・・多結晶シリコン(上部配線)。 第1図 第2図 第3図 第4図 第5図
Claims (1)
- 【特許請求の範囲】 1 第1の電極配線が形成された半導体基板主面に少な
くとも前記第1の電極配線を覆う第1の絶縁膜を被着形
成する工程と、前記第1の絶縁膜上に半導体膜を被着形
成する工程と、前記半導体膜を第2の絶縁膜に変換する
工程と、前記第2の絶縁膜上に第2の電極配線を形成す
る工程とを備え、前記第1、第2の絶縁膜を層間絶縁膜
とすることを特徴とする半導体装置の製造方法。 2 半導体膜を熱酸化することにより第2の絶縁膜に変
換することを特徴とする特許請求の範囲第1項に記載の
製造方法。 3 半導体膜が多結晶Si膜であることを特徴とする特
許請求の範囲第1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6932878A JPS603779B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6932878A JPS603779B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54159886A JPS54159886A (en) | 1979-12-18 |
JPS603779B2 true JPS603779B2 (ja) | 1985-01-30 |
Family
ID=13399363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6932878A Expired JPS603779B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS603779B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5952879A (ja) * | 1982-09-20 | 1984-03-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS60193361A (ja) * | 1984-03-14 | 1985-10-01 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0732204B2 (ja) * | 1984-05-21 | 1995-04-10 | 株式会社日立製作所 | 不揮発性半導体記憶装置の製造方法 |
JPS6386549A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1978
- 1978-06-07 JP JP6932878A patent/JPS603779B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54159886A (en) | 1979-12-18 |
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