JPS6037586A - Ｄｅｓ暗号装置鍵誤り検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明はＤＢＳ暗号装置の鍵誤シ検出方式に係り、特に
鍵レジスタに蓄積さ性た鍵入力の値が誤った値に変るこ
とを検出する鍵誤シ検出方式に関する。

（ｂｌ　従来技術と問題点 従来のＤＢＳ暗号装置ｊの１ｌｌｌｆｉり検出方式は鍵
レジスタ出力のパリティチェックによって行われている
。

以下、従来例のＤＢＳ暗号装置の鍵＋ｔａｂ検出方式の
一実施例を図を用いて説明する。

第１図はＤＥＳ暗号装置の鍵の一実施例構成図を示す。

同図において（１１〜（６４）は鍵ビット、Ｐ１〜Ｐ８
はパリティピットを示し、＃（６４１ビツト中、パリテ
ィビットは第（８）、　（ｌｆｌｌ、　（２４）。

（３２１，（４０）、（４Ｆｌ）、（５６）、（６４）
ビット目に配置されている。

＠２図は従来のＥＤＳ暗号装置のＴ）ＥＳ鍵演算部の一
実施例構成図を示す。同図において、１は鍵、２は１ｈ
並列変換用のシフトレジスタ、３は鍵レジスタ、４１叶
パリティ検査回路、５は転置ＰＣ−１回路、６は第１セ
レクタ、７け第２セレクタ、８け第１循環桁移動回路（
以下、第１シフト回路と称す）、９は第２循埠桁移動回
路、１０は第１・２８ピツト・フリップフロップ回路（
以下、第１ＦＦ回路と称す）、１１は第２・２８ビツト
・フリップフロップ回路（ＪＪ下、第２　Ｆ　Ｆ　！ｉ
：ｌｌ路と称す）、１２１７を転置ＰＣ−２回路、１３
ゆ制御回路、１４は同期信号、１５けマスタクロック、
１６はＤＥＳ鍵演算演算部す。

第３図は第２図に使用されるマスタクロックと同期信号
と各種信号のタイムチャート績び＠４図に用いる比較信
号を示す。第３図において■はマスタクロックで各種信
号の！−準となる。■は同門層号でこの同期信号の闇！
υＩＴ（−ｔ＋〜ｔ４３に１回の鍵演算が行われる。■
は１６ビツトよりなるバーストクロνりで同期１ど号■
よりΔを遅れ、この１６ビツトのクロックはｔ、〜ｔ、
のタイミングに配置されている。このクロックの立下り
で第１ＦＦ回路及び！＠２ＦＦ回路よりそれぞれ２８ビ
ツトずつの並列データが出力される。しｆｔ−，６ｉう
て、この出力されるデータけ■に示すタイミングの波形
となる。■はデータ■のＰ１〜Ｐ１６に対応した４８ビ
ツトの鍵データに１〜に１６゜中は第４図に用いられる
比較信号で、このタイミングで比較回装のデータをＦＦ
回路より出力する。

第２図において、第１図に示す如ｔＩＤＥＳ規格のシリ
アル（６４）ビットの鍵１が１１並列変換用のシフｉ・
レジスタ２に入力し、直並列変倹された後ダにレジスタ
３に格納される。鍵レジスタ３より出力されるパラレル
データの鍵１は、バリディ検査回路４にて８ビツト毎に
パリティチェックが行われると共に、転＠ＰＣ−１回路
５にてパリティビットを除いた５６ビツトのデータのビ
ット入れ替えがランダムに行われる。

上記の転置ＰＣ−ＩＦ９１１路５の鍵データ出力は２８
ビツトづつに分岐され、夫々第１セレクタ回路６及び第
２セレクタ回路７の夫々に対応したａ−１及びａ−２に
選択される。

第１及び第２セレクタ６及び７の鍵データは、夫々に対
応した第１フイードバツクループ系及び第２フイードバ
ツクループ系内に取込まれる。

第１フイードバツクループ系は第１セレクタ６−第１シ
フト回路８−第１ＦＦ回路１〇−第１セレクタ６よりな
り、第２フイードバツクルーズ系は第２セレクタ７−第
２シフト回路９−第２セレクタ７よりなっている。

第１フイードバツクループ系において、第１セレクタ６
より出力された１〜２８ビツトのデータは第１シフト回
路８にて、第３図■に示す１６ビツトのクロック■によ
りＤ　Ｂ　Ｓアルゴリズムの規格に従って１ピツトまた
は２ビツトのビットのシフトが行われる。このシフトさ
れたデータは第１ＦＦ回路１０を経て第１セレクタ６の
ｂ−１に帰還される。

上記の帰還は１６回動作した後に停止する。この１６回
の動作のたび毎に、−上記のシフトされたデータが第１
ＦＦ回路】０より転置１）Ｃ−２回路１２に入力される
。

第２フイードバツクループ系においても、第１フイード
バツクループ系と同様に第２セレクタ７に入力した２９
〜５６ビツトのデータは１６ビツトのクロック■により
処理され、転１ｉｉ　ＰＣ−２回路１２に入力される。

転置ＰＣ−２回路１２にて、８ビツトが除去された転置
データ４８ビツトが前記のクロック■の立５− 下りによって鍵山力として出力される。そして１６回動
作した後停止トシ、次の同期パルスによって前Ｐの如き
データ処理が新たに行われる。この様にして作られた鍵
データはＴ）ＥＳ演算部に入力し、平文を暗号化し、暗
号文を平文に復号化するのに用いられる。

以上の演ｉｆ逼程において、鍵のチェックは単に鍵レジ
スタ３０川力６４ビツトをパリティ検査回路４にて８ビ
ット単位のパリティチェックが行われているだけである
。

若し、８ビツトの内典数ビットの同符号のエラーが発生
したときは、その訓りを検出することが出来ない欠点を
有する。

（ｃｌ　発明の目的 本発明は前記欠点を解決するために、転ｆＩＩＰＣ−１
回路より出力される２８ビツトづつの鍵データと、転置
ＰＣ−２回路に入力する２８ビツトづつの鍵データとを
比較信号のタイミングで比較チェックする新規な鍵レジ
スタの誤りビットを検出するＤＥＳ規格暗号装置鍵誤り
検出方式を提供する６− ことを目的とする。

（ｄ）　発明の構成 本発明は前記目的を達成するために、ＤＥＳ暗号装置の
鍵演算部の鍵レジスタの出力は転置ＰＣ−１回路を経て
ＤＥＳアルゴリズムに従った桁移動演算処理が行われ、
該処理出力は転置ＰＣ−２回路に入力されてなる鍵演算
部の該鍵レジスタの誤シ検出方式において、前記転置Ｐ
Ｃ−１回路の出力信号と転置ＰＣ−２回路の入力信号を
一回の鍵演箕が終了してから次の鍵演算が開始されるま
での期間に比較する手段を設けることを特徴とする。

（１１１発明の実施例 本発明は鍵レジスタの出力が転置ＰＣ−１回路を介して
第１セレクタ及び第２セレクタの夫々のａ−１及び＆−
２に２８ビツトづつ分れて常時入力され、第１及び第２
セレクタに入力した各２８ビツトの鍵データはフィード
バックループ系に取込まれ、第１．＠２セレクタのｂ−
１及びｂ−２に帰還される。この系にて夫々ＤＥ１３１
格に従った１６回の１〜２ビツトのデータのシフトが行
われ、７− １６回目は始めの値に戻る。この一連の処理が終了し、
次の同期信号が来るまでの間に、前記ａ　−１及び５ｔ
−２のデータとこれに対応するｂ−１及びｂ−２のデー
タとを排他的論理和回路（以下、ｇＸＯＲ（オア）と称
す）にて比較することによシ鍵レジスタのｗＡリビット
を検出することが出来る。

以下、本発明のＤ　ＥＳ暗号装置鍵岨り検出方式を図を
用いて説明する。第４図は本発明のＤＥＳ暗号装置鍵誤
り検出方式の一実施例構成図を示す。

同図において、ｗ、２図と同一番号、同一符号は同一部
材を示す。

第４図において、１７．１８はＥＸＯＲ（オア）よシ構
成される比較回路、１９はＯＲ（オア）ゲラ −）、２０はラッチ回路、２１はす亡ム発生回路を示す
。

次に第３図のタイムチャートを用いて第４図を説明する
。第４図において鍵レジスタの鍵１はパリティ検出回路
４でチェックされると共に、転置ＰＣ−１回路５の出力
を経て、分岐された１〜２８ビツトの鍵はＭ１セレクタ
６０ａ−１に入力され８− る。この２８ビツトの舒は第１フイードバツクループ系
の中で１ビツト〜２ビツトのシフトが行われ、この一連
の演算処理によって＠３図■に示す各２８ビツトのデー
タＰ１〜Ｐ１６が作られ、クロック■の１６ビツト目の
タイミングでは元のデータとなる。これらＰＩ−Ｂ１６
のデータは順次転置ＰＣ−２回路１２１Ｃ入力されると
共に、第１セレクタ６のｂ−１に入力される。この演算
は１６ビツト目のクロック■の終Ｊ、ｔｓで停止し、鍵
データは次の同期信号がくる時膚ｔ４まで変化しない。

また、第２フーイバツクループ系についても前記と同様
の手法によル、分岐された２９〜５６ビツトの始めの鍵
は第２セレクタ７のａ−２に入力され、クロック■の立
下りによって第２フードパツクループ系の中で１〜１６
回の演算処理が行われ、Ｐ１７〜Ｐ３２のデータが作ら
れる。この鍵データは転ｆｆＰｃ−２回路１２に原水入
力されると共に第２セレクタのｂ−２に入力する。クロ
ック＠の１６ビツト目で元のデータとなり、ｔ、以降法
の周期信号が入力するｔ、１でで一ドパツクルーズ系の
９− データ処理は停止する。この時点のセレクタ７のａ−２
とｂ−２の鍵データは鍵レジスタ３の出力にり化がなけ
れば同一になる。

ここで転置ＰＣ−１回路５の田方である第１セレクタ６
のａ−１のデータと、転置ＰＣ−２回路１２の入力であ
る第１セレクタ６のｂ−１の夫々２８ビツトのデータを
比較回路１７のＡＩとＢ１に入力する。また同様にして
転置ＰＣ−１回路５の出力である第２セレクタ７０ａ−
２のデータと、転置ＰＣ−２回路１２０入力である第２
セレクタ７のｂ−２の夫々２８ビツトの鍵データを同時
に比較回路１８のＡ２とＢ２に入力する。上記の比較回
路１７．１８はＥＸＯＲ（オア）によって構成されてい
る。転置ＰＣ−１回路の出力と転＠ＰＣ−２回路の入力
データとが比較回路１７．１８にて比較され、その比較
結果はＯＲ（オア）ゲート１９を釘てラッテ回路２０に
入力され、その出力はアラーム発生回路２１に入力され
ている。

上記の回路構成において、紀３図のクロｙり■が１６回
発生し、１６ビツト目のタイミングｔ。

１０− から次の同期信号のタイミングｔ４ｔでフィードバック
ループの動作は停止する。この期間に第３図（ｆ）に示
す比較信号によってラッチ回路２ｏにデータをラッチす
る。

いま、タイミングｔ、〜ｔ４において第１及び第２セ１
／クタ６及び７の夫々に対応するａ−１とｂ−１及びａ
−２とｂ−２の夫々２８ビツトづつのデータが等しけれ
ば、比較回路１７．１８の出力は全部Ｔ　Ｏｆであシ、
よってＯＲ（オア）ゲート１９の出力も１０１となるか
ら、比較信号（ｆ）によって読み川されるラッチ回路２
０の出力もｌｏ′となシ、アラーム発先回路２１よりア
ラームは出されない。若し前Ｍｅ　ＥＸＯＲ（オア）１
７，１８のデータが違っていれば、即ち誤りがあればア
ラーム発生回路２１よりアラーム信号が出される。

第５図は本発明の比較回路の一実施例構成図を示す。同
図において２２−１〜２２−２８．２２−２９−２２−
５６はＥＸＯＲ（オア）を示す。

第５図において第１セレクタのａ−１及びｂ−１の２８
ビツトづつのデータは、比較回路１７の１１− Ａ及びＢの夫々の端子Ａ１〜２８．Ｂｌ〜２８を経て■
ＯＲ（オア）２２−１〜２２−２８に入力する。また第
２セレクタのａ−２及びｂ−２の２８ビツトづつのデー
タも前記と同様に比較回路１８０Ａ及びＢの夫々の端子
Ａ１〜２８．Ｂｌ〜２８を経てＥＸＯＲ（オア）２２−
２９〜２２−５６に入力するＥＸＯＲ（オア）２２−１
〜２２−２８及び２２−２９〜２２−５６の出力はＯＲ
（オア）ゲート１９を経てラッチ回路２０に入力する。

（ｆ）　発明の効果 ヌ 以上説明した如く、従来鍵しジスｉの誤り検査は８ビッ
ト単位のパリティチェックによって行われていたため偶
数ビットのエラーが発生したとき、エラーがチェックさ
れない欠点があったが、本発明においては転置ｐｃ−ｉ
回路の出力信号である５６ビツト論２８ビツト＋２８ビ
ツトと、転置ＰＣ−２回路の入力信号である５６ビツト
ー２８ビツト＋２８ビツトとを一回の鍵演算が終了して
から次の鍵演算が開始されるまでの間に夫々５６ビツト
間で比較されるから、どの様に鍵エラーが配置され一１
２＝ ていても検出できる利点を有する。したがって、本発明
はパリティチェックの欠点を補完する効果が大きく、パ
リティチェックと併用することにより、より確実な鍵誤
りの検出が可能となる。

【図面の簡単な説明】

第１図はＤ　Ｅ　Ｓ規格の鍵とパリティピットの配置、
第２図は従来のＤＢＳ暗号装置のＤＴＩＳ鍵演算部、第
３図は第２図に用いるクロクク、同肋信号、制御信号の
タイムチャート、第４図は本発明の実施例、第５図は本
発明の比較回路の一実施例構成図を示す。 図中、１は鍵、２はシフトレジスタ、３は鍵レジスタ、
４はパリティ検査回路、５は転置ＰＣ−１回路、６は第
１セレクタ、７は第２セレクタ、８は第１シフト回路、
９け第２シフト回路、１０は第１ＦＦ回路、１１はＭ２
ＦＦ回路、１２は転置ＰＣ−２回路、１３は制御部、１
４は同期信号、１５はマスタクロック、１６．１６’は
鍵演算部、１７゜１８はＫＸＯＲ（オア）、１９はＯＲ
ゲート、２０はラッチ回路、２１はアラーム発生回路を
示す。 １３−

Claims (1)

【特許請求の範囲】
1. ＤＢＳ暗号装置の鍵演算部の鍵レジスタの出力は転ｔＰ
   ｃ−１回路を経てＤＥＳアルゴリズムに従った桁移動演
   算処理が行われ、該処理出力は転置ＰＣ−２回路に入力
   されてなる鍵演算部の該鍵レジスタの誤り検出方式にお
   いて、前記転置ＰＣ−１回路の出力信号と転置ＰＣ−２
   回路の入力信号を一回の鍵演算が終了してから次の鍵演
   算が開始されるまでの期間に比較する手段を有すること
   を特徴とするＤＥＳ暗号装置鍵誤り検出方式。