JPS6037586A - Des暗号装置鍵誤り検出方式 - Google Patents
Des暗号装置鍵誤り検出方式Info
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- JPS6037586A JPS6037586A JP58145502A JP14550283A JPS6037586A JP S6037586 A JPS6037586 A JP S6037586A JP 58145502 A JP58145502 A JP 58145502A JP 14550283 A JP14550283 A JP 14550283A JP S6037586 A JPS6037586 A JP S6037586A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はDBS暗号装置の鍵誤シ検出方式に係り、特に
鍵レジスタに蓄積さ性た鍵入力の値が誤った値に変るこ
とを検出する鍵誤シ検出方式に関する。
鍵レジスタに蓄積さ性た鍵入力の値が誤った値に変るこ
とを検出する鍵誤シ検出方式に関する。
(bl 従来技術と問題点
従来のDBS暗号装置jの1lllfiり検出方式は鍵
レジスタ出力のパリティチェックによって行われている
。
レジスタ出力のパリティチェックによって行われている
。
以下、従来例のDBS暗号装置の鍵+tab検出方式の
一実施例を図を用いて説明する。
一実施例を図を用いて説明する。
第1図はDES暗号装置の鍵の一実施例構成図を示す。
同図において(11〜(64)は鍵ビット、P1〜P8
はパリティピットを示し、#(641ビツト中、パリテ
ィビットは第(8)、 (lfll、 (24)。
はパリティピットを示し、#(641ビツト中、パリテ
ィビットは第(8)、 (lfll、 (24)。
(321,(40)、(4Fl)、(56)、(64)
ビット目に配置されている。
ビット目に配置されている。
@2図は従来のEDS暗号装置のT)ES鍵演算部の一
実施例構成図を示す。同図において、1は鍵、2は1h
並列変換用のシフトレジスタ、3は鍵レジスタ、41叶
パリティ検査回路、5は転置PC−1回路、6は第1セ
レクタ、7け第2セレクタ、8け第1循環桁移動回路(
以下、第1シフト回路と称す)、9は第2循埠桁移動回
路、10は第1・28ピツト・フリップフロップ回路(
以下、第1FF回路と称す)、11は第2・28ビツト
・フリップフロップ回路(JJ下、第2 F F !i
:ll路と称す)、1217を転置PC−2回路、13
ゆ制御回路、14は同期信号、15けマスタクロック、
16はDES鍵演算演算部す。
実施例構成図を示す。同図において、1は鍵、2は1h
並列変換用のシフトレジスタ、3は鍵レジスタ、41叶
パリティ検査回路、5は転置PC−1回路、6は第1セ
レクタ、7け第2セレクタ、8け第1循環桁移動回路(
以下、第1シフト回路と称す)、9は第2循埠桁移動回
路、10は第1・28ピツト・フリップフロップ回路(
以下、第1FF回路と称す)、11は第2・28ビツト
・フリップフロップ回路(JJ下、第2 F F !i
:ll路と称す)、1217を転置PC−2回路、13
ゆ制御回路、14は同期信号、15けマスタクロック、
16はDES鍵演算演算部す。
第3図は第2図に使用されるマスタクロックと同期信号
と各種信号のタイムチャート績び@4図に用いる比較信
号を示す。第3図において■はマスタクロックで各種信
号の!−準となる。■は同門層号でこの同期信号の闇!
υIT(−t+〜t43に1回の鍵演算が行われる。■
は16ビツトよりなるバーストクロνりで同期1ど号■
よりΔを遅れ、この16ビツトのクロックはt、〜t、
のタイミングに配置されている。このクロックの立下り
で第1FF回路及び!@2FF回路よりそれぞれ28ビ
ツトずつの並列データが出力される。しft−,6iう
て、この出力されるデータけ■に示すタイミングの波形
となる。■はデータ■のP1〜P16に対応した48ビ
ツトの鍵データに1〜に16゜中は第4図に用いられる
比較信号で、このタイミングで比較回装のデータをFF
回路より出力する。
と各種信号のタイムチャート績び@4図に用いる比較信
号を示す。第3図において■はマスタクロックで各種信
号の!−準となる。■は同門層号でこの同期信号の闇!
υIT(−t+〜t43に1回の鍵演算が行われる。■
は16ビツトよりなるバーストクロνりで同期1ど号■
よりΔを遅れ、この16ビツトのクロックはt、〜t、
のタイミングに配置されている。このクロックの立下り
で第1FF回路及び!@2FF回路よりそれぞれ28ビ
ツトずつの並列データが出力される。しft−,6iう
て、この出力されるデータけ■に示すタイミングの波形
となる。■はデータ■のP1〜P16に対応した48ビ
ツトの鍵データに1〜に16゜中は第4図に用いられる
比較信号で、このタイミングで比較回装のデータをFF
回路より出力する。
第2図において、第1図に示す如tIDES規格のシリ
アル(64)ビットの鍵1が11並列変換用のシフi・
レジスタ2に入力し、直並列変倹された後ダにレジスタ
3に格納される。鍵レジスタ3より出力されるパラレル
データの鍵1は、バリディ検査回路4にて8ビツト毎に
パリティチェックが行われると共に、転@PC−1回路
5にてパリティビットを除いた56ビツトのデータのビ
ット入れ替えがランダムに行われる。
アル(64)ビットの鍵1が11並列変換用のシフi・
レジスタ2に入力し、直並列変倹された後ダにレジスタ
3に格納される。鍵レジスタ3より出力されるパラレル
データの鍵1は、バリディ検査回路4にて8ビツト毎に
パリティチェックが行われると共に、転@PC−1回路
5にてパリティビットを除いた56ビツトのデータのビ
ット入れ替えがランダムに行われる。
上記の転置PC−IF911路5の鍵データ出力は28
ビツトづつに分岐され、夫々第1セレクタ回路6及び第
2セレクタ回路7の夫々に対応したa−1及びa−2に
選択される。
ビツトづつに分岐され、夫々第1セレクタ回路6及び第
2セレクタ回路7の夫々に対応したa−1及びa−2に
選択される。
第1及び第2セレクタ6及び7の鍵データは、夫々に対
応した第1フイードバツクループ系及び第2フイードバ
ツクループ系内に取込まれる。
応した第1フイードバツクループ系及び第2フイードバ
ツクループ系内に取込まれる。
第1フイードバツクループ系は第1セレクタ6−第1シ
フト回路8−第1FF回路1〇−第1セレクタ6よりな
り、第2フイードバツクルーズ系は第2セレクタ7−第
2シフト回路9−第2セレクタ7よりなっている。
フト回路8−第1FF回路1〇−第1セレクタ6よりな
り、第2フイードバツクルーズ系は第2セレクタ7−第
2シフト回路9−第2セレクタ7よりなっている。
第1フイードバツクループ系において、第1セレクタ6
より出力された1〜28ビツトのデータは第1シフト回
路8にて、第3図■に示す16ビツトのクロック■によ
りD B Sアルゴリズムの規格に従って1ピツトまた
は2ビツトのビットのシフトが行われる。このシフトさ
れたデータは第1FF回路10を経て第1セレクタ6の
b−1に帰還される。
より出力された1〜28ビツトのデータは第1シフト回
路8にて、第3図■に示す16ビツトのクロック■によ
りD B Sアルゴリズムの規格に従って1ピツトまた
は2ビツトのビットのシフトが行われる。このシフトさ
れたデータは第1FF回路10を経て第1セレクタ6の
b−1に帰還される。
上記の帰還は16回動作した後に停止する。この16回
の動作のたび毎に、−上記のシフトされたデータが第1
FF回路】0より転置1)C−2回路12に入力される
。
の動作のたび毎に、−上記のシフトされたデータが第1
FF回路】0より転置1)C−2回路12に入力される
。
第2フイードバツクループ系においても、第1フイード
バツクループ系と同様に第2セレクタ7に入力した29
〜56ビツトのデータは16ビツトのクロック■により
処理され、転1ii PC−2回路12に入力される。
バツクループ系と同様に第2セレクタ7に入力した29
〜56ビツトのデータは16ビツトのクロック■により
処理され、転1ii PC−2回路12に入力される。
転置PC−2回路12にて、8ビツトが除去された転置
データ48ビツトが前記のクロック■の立5− 下りによって鍵山力として出力される。そして16回動
作した後停止トシ、次の同期パルスによって前Pの如き
データ処理が新たに行われる。この様にして作られた鍵
データはT)ES演算部に入力し、平文を暗号化し、暗
号文を平文に復号化するのに用いられる。
データ48ビツトが前記のクロック■の立5− 下りによって鍵山力として出力される。そして16回動
作した後停止トシ、次の同期パルスによって前Pの如き
データ処理が新たに行われる。この様にして作られた鍵
データはT)ES演算部に入力し、平文を暗号化し、暗
号文を平文に復号化するのに用いられる。
以上の演if逼程において、鍵のチェックは単に鍵レジ
スタ30川力64ビツトをパリティ検査回路4にて8ビ
ット単位のパリティチェックが行われているだけである
。
スタ30川力64ビツトをパリティ検査回路4にて8ビ
ット単位のパリティチェックが行われているだけである
。
若し、8ビツトの内典数ビットの同符号のエラーが発生
したときは、その訓りを検出することが出来ない欠点を
有する。
したときは、その訓りを検出することが出来ない欠点を
有する。
(cl 発明の目的
本発明は前記欠点を解決するために、転fIIPC−1
回路より出力される28ビツトづつの鍵データと、転置
PC−2回路に入力する28ビツトづつの鍵データとを
比較信号のタイミングで比較チェックする新規な鍵レジ
スタの誤りビットを検出するDES規格暗号装置鍵誤り
検出方式を提供する6− ことを目的とする。
回路より出力される28ビツトづつの鍵データと、転置
PC−2回路に入力する28ビツトづつの鍵データとを
比較信号のタイミングで比較チェックする新規な鍵レジ
スタの誤りビットを検出するDES規格暗号装置鍵誤り
検出方式を提供する6− ことを目的とする。
(d) 発明の構成
本発明は前記目的を達成するために、DES暗号装置の
鍵演算部の鍵レジスタの出力は転置PC−1回路を経て
DESアルゴリズムに従った桁移動演算処理が行われ、
該処理出力は転置PC−2回路に入力されてなる鍵演算
部の該鍵レジスタの誤シ検出方式において、前記転置P
C−1回路の出力信号と転置PC−2回路の入力信号を
一回の鍵演箕が終了してから次の鍵演算が開始されるま
での期間に比較する手段を設けることを特徴とする。
鍵演算部の鍵レジスタの出力は転置PC−1回路を経て
DESアルゴリズムに従った桁移動演算処理が行われ、
該処理出力は転置PC−2回路に入力されてなる鍵演算
部の該鍵レジスタの誤シ検出方式において、前記転置P
C−1回路の出力信号と転置PC−2回路の入力信号を
一回の鍵演箕が終了してから次の鍵演算が開始されるま
での期間に比較する手段を設けることを特徴とする。
(111発明の実施例
本発明は鍵レジスタの出力が転置PC−1回路を介して
第1セレクタ及び第2セレクタの夫々のa−1及び&−
2に28ビツトづつ分れて常時入力され、第1及び第2
セレクタに入力した各28ビツトの鍵データはフィード
バックループ系に取込まれ、第1.@2セレクタのb−
1及びb−2に帰還される。この系にて夫々DE131
格に従った16回の1〜2ビツトのデータのシフトが行
われ、7− 16回目は始めの値に戻る。この一連の処理が終了し、
次の同期信号が来るまでの間に、前記a −1及び5t
−2のデータとこれに対応するb−1及びb−2のデー
タとを排他的論理和回路(以下、gXOR(オア)と称
す)にて比較することによシ鍵レジスタのwAリビット
を検出することが出来る。
第1セレクタ及び第2セレクタの夫々のa−1及び&−
2に28ビツトづつ分れて常時入力され、第1及び第2
セレクタに入力した各28ビツトの鍵データはフィード
バックループ系に取込まれ、第1.@2セレクタのb−
1及びb−2に帰還される。この系にて夫々DE131
格に従った16回の1〜2ビツトのデータのシフトが行
われ、7− 16回目は始めの値に戻る。この一連の処理が終了し、
次の同期信号が来るまでの間に、前記a −1及び5t
−2のデータとこれに対応するb−1及びb−2のデー
タとを排他的論理和回路(以下、gXOR(オア)と称
す)にて比較することによシ鍵レジスタのwAリビット
を検出することが出来る。
以下、本発明のD ES暗号装置鍵岨り検出方式を図を
用いて説明する。第4図は本発明のDES暗号装置鍵誤
り検出方式の一実施例構成図を示す。
用いて説明する。第4図は本発明のDES暗号装置鍵誤
り検出方式の一実施例構成図を示す。
同図において、w、2図と同一番号、同一符号は同一部
材を示す。
材を示す。
第4図において、17.18はEXOR(オア)よシ構
成される比較回路、19はOR(オア)ゲラ −)、20はラッチ回路、21はす亡ム発生回路を示す
。
成される比較回路、19はOR(オア)ゲラ −)、20はラッチ回路、21はす亡ム発生回路を示す
。
次に第3図のタイムチャートを用いて第4図を説明する
。第4図において鍵レジスタの鍵1はパリティ検出回路
4でチェックされると共に、転置PC−1回路5の出力
を経て、分岐された1〜28ビツトの鍵はM1セレクタ
60a−1に入力され8− る。この28ビツトの舒は第1フイードバツクループ系
の中で1ビツト〜2ビツトのシフトが行われ、この一連
の演算処理によって@3図■に示す各28ビツトのデー
タP1〜P16が作られ、クロック■の16ビツト目の
タイミングでは元のデータとなる。これらPI−B16
のデータは順次転置PC−2回路121C入力されると
共に、第1セレクタ6のb−1に入力される。この演算
は16ビツト目のクロック■の終J、tsで停止し、鍵
データは次の同期信号がくる時膚t4まで変化しない。
。第4図において鍵レジスタの鍵1はパリティ検出回路
4でチェックされると共に、転置PC−1回路5の出力
を経て、分岐された1〜28ビツトの鍵はM1セレクタ
60a−1に入力され8− る。この28ビツトの舒は第1フイードバツクループ系
の中で1ビツト〜2ビツトのシフトが行われ、この一連
の演算処理によって@3図■に示す各28ビツトのデー
タP1〜P16が作られ、クロック■の16ビツト目の
タイミングでは元のデータとなる。これらPI−B16
のデータは順次転置PC−2回路121C入力されると
共に、第1セレクタ6のb−1に入力される。この演算
は16ビツト目のクロック■の終J、tsで停止し、鍵
データは次の同期信号がくる時膚t4まで変化しない。
また、第2フーイバツクループ系についても前記と同様
の手法によル、分岐された29〜56ビツトの始めの鍵
は第2セレクタ7のa−2に入力され、クロック■の立
下りによって第2フードパツクループ系の中で1〜16
回の演算処理が行われ、P17〜P32のデータが作ら
れる。この鍵データは転ffPc−2回路12に原水入
力されると共に第2セレクタのb−2に入力する。クロ
ック@の16ビツト目で元のデータとなり、t、以降法
の周期信号が入力するt、1でで一ドパツクルーズ系の
9− データ処理は停止する。この時点のセレクタ7のa−2
とb−2の鍵データは鍵レジスタ3の出力にり化がなけ
れば同一になる。
の手法によル、分岐された29〜56ビツトの始めの鍵
は第2セレクタ7のa−2に入力され、クロック■の立
下りによって第2フードパツクループ系の中で1〜16
回の演算処理が行われ、P17〜P32のデータが作ら
れる。この鍵データは転ffPc−2回路12に原水入
力されると共に第2セレクタのb−2に入力する。クロ
ック@の16ビツト目で元のデータとなり、t、以降法
の周期信号が入力するt、1でで一ドパツクルーズ系の
9− データ処理は停止する。この時点のセレクタ7のa−2
とb−2の鍵データは鍵レジスタ3の出力にり化がなけ
れば同一になる。
ここで転置PC−1回路5の田方である第1セレクタ6
のa−1のデータと、転置PC−2回路12の入力であ
る第1セレクタ6のb−1の夫々28ビツトのデータを
比較回路17のAIとB1に入力する。また同様にして
転置PC−1回路5の出力である第2セレクタ70a−
2のデータと、転置PC−2回路120入力である第2
セレクタ7のb−2の夫々28ビツトの鍵データを同時
に比較回路18のA2とB2に入力する。上記の比較回
路17.18はEXOR(オア)によって構成されてい
る。転置PC−1回路の出力と転@PC−2回路の入力
データとが比較回路17.18にて比較され、その比較
結果はOR(オア)ゲート19を釘てラッテ回路20に
入力され、その出力はアラーム発生回路21に入力され
ている。
のa−1のデータと、転置PC−2回路12の入力であ
る第1セレクタ6のb−1の夫々28ビツトのデータを
比較回路17のAIとB1に入力する。また同様にして
転置PC−1回路5の出力である第2セレクタ70a−
2のデータと、転置PC−2回路120入力である第2
セレクタ7のb−2の夫々28ビツトの鍵データを同時
に比較回路18のA2とB2に入力する。上記の比較回
路17.18はEXOR(オア)によって構成されてい
る。転置PC−1回路の出力と転@PC−2回路の入力
データとが比較回路17.18にて比較され、その比較
結果はOR(オア)ゲート19を釘てラッテ回路20に
入力され、その出力はアラーム発生回路21に入力され
ている。
上記の回路構成において、紀3図のクロyり■が16回
発生し、16ビツト目のタイミングt。
発生し、16ビツト目のタイミングt。
10−
から次の同期信号のタイミングt4tでフィードバック
ループの動作は停止する。この期間に第3図(f)に示
す比較信号によってラッチ回路2oにデータをラッチす
る。
ループの動作は停止する。この期間に第3図(f)に示
す比較信号によってラッチ回路2oにデータをラッチす
る。
いま、タイミングt、〜t4において第1及び第2セ1
/クタ6及び7の夫々に対応するa−1とb−1及びa
−2とb−2の夫々28ビツトづつのデータが等しけれ
ば、比較回路17.18の出力は全部T Ofであシ、
よってOR(オア)ゲート19の出力も101となるか
ら、比較信号(f)によって読み川されるラッチ回路2
0の出力もlo′となシ、アラーム発先回路21よりア
ラームは出されない。若し前Me EXOR(オア)1
7,18のデータが違っていれば、即ち誤りがあればア
ラーム発生回路21よりアラーム信号が出される。
/クタ6及び7の夫々に対応するa−1とb−1及びa
−2とb−2の夫々28ビツトづつのデータが等しけれ
ば、比較回路17.18の出力は全部T Ofであシ、
よってOR(オア)ゲート19の出力も101となるか
ら、比較信号(f)によって読み川されるラッチ回路2
0の出力もlo′となシ、アラーム発先回路21よりア
ラームは出されない。若し前Me EXOR(オア)1
7,18のデータが違っていれば、即ち誤りがあればア
ラーム発生回路21よりアラーム信号が出される。
第5図は本発明の比較回路の一実施例構成図を示す。同
図において22−1〜22−28.22−29−22−
56はEXOR(オア)を示す。
図において22−1〜22−28.22−29−22−
56はEXOR(オア)を示す。
第5図において第1セレクタのa−1及びb−1の28
ビツトづつのデータは、比較回路17の11− A及びBの夫々の端子A1〜28.Bl〜28を経て■
OR(オア)22−1〜22−28に入力する。また第
2セレクタのa−2及びb−2の28ビツトづつのデー
タも前記と同様に比較回路180A及びBの夫々の端子
A1〜28.Bl〜28を経てEXOR(オア)22−
29〜22−56に入力するEXOR(オア)22−1
〜22−28及び22−29〜22−56の出力はOR
(オア)ゲート19を経てラッチ回路20に入力する。
ビツトづつのデータは、比較回路17の11− A及びBの夫々の端子A1〜28.Bl〜28を経て■
OR(オア)22−1〜22−28に入力する。また第
2セレクタのa−2及びb−2の28ビツトづつのデー
タも前記と同様に比較回路180A及びBの夫々の端子
A1〜28.Bl〜28を経てEXOR(オア)22−
29〜22−56に入力するEXOR(オア)22−1
〜22−28及び22−29〜22−56の出力はOR
(オア)ゲート19を経てラッチ回路20に入力する。
(f) 発明の効果
ヌ
以上説明した如く、従来鍵しジスiの誤り検査は8ビッ
ト単位のパリティチェックによって行われていたため偶
数ビットのエラーが発生したとき、エラーがチェックさ
れない欠点があったが、本発明においては転置pc−i
回路の出力信号である56ビツト論28ビツト+28ビ
ツトと、転置PC−2回路の入力信号である56ビツト
ー28ビツト+28ビツトとを一回の鍵演算が終了して
から次の鍵演算が開始されるまでの間に夫々56ビツト
間で比較されるから、どの様に鍵エラーが配置され一1
2= ていても検出できる利点を有する。したがって、本発明
はパリティチェックの欠点を補完する効果が大きく、パ
リティチェックと併用することにより、より確実な鍵誤
りの検出が可能となる。
ト単位のパリティチェックによって行われていたため偶
数ビットのエラーが発生したとき、エラーがチェックさ
れない欠点があったが、本発明においては転置pc−i
回路の出力信号である56ビツト論28ビツト+28ビ
ツトと、転置PC−2回路の入力信号である56ビツト
ー28ビツト+28ビツトとを一回の鍵演算が終了して
から次の鍵演算が開始されるまでの間に夫々56ビツト
間で比較されるから、どの様に鍵エラーが配置され一1
2= ていても検出できる利点を有する。したがって、本発明
はパリティチェックの欠点を補完する効果が大きく、パ
リティチェックと併用することにより、より確実な鍵誤
りの検出が可能となる。
第1図はD E S規格の鍵とパリティピットの配置、
第2図は従来のDBS暗号装置のDTIS鍵演算部、第
3図は第2図に用いるクロクク、同肋信号、制御信号の
タイムチャート、第4図は本発明の実施例、第5図は本
発明の比較回路の一実施例構成図を示す。 図中、1は鍵、2はシフトレジスタ、3は鍵レジスタ、
4はパリティ検査回路、5は転置PC−1回路、6は第
1セレクタ、7は第2セレクタ、8は第1シフト回路、
9け第2シフト回路、10は第1FF回路、11はM2
FF回路、12は転置PC−2回路、13は制御部、1
4は同期信号、15はマスタクロック、16.16’は
鍵演算部、17゜18はKXOR(オア)、19はOR
ゲート、20はラッチ回路、21はアラーム発生回路を
示す。 13−
第2図は従来のDBS暗号装置のDTIS鍵演算部、第
3図は第2図に用いるクロクク、同肋信号、制御信号の
タイムチャート、第4図は本発明の実施例、第5図は本
発明の比較回路の一実施例構成図を示す。 図中、1は鍵、2はシフトレジスタ、3は鍵レジスタ、
4はパリティ検査回路、5は転置PC−1回路、6は第
1セレクタ、7は第2セレクタ、8は第1シフト回路、
9け第2シフト回路、10は第1FF回路、11はM2
FF回路、12は転置PC−2回路、13は制御部、1
4は同期信号、15はマスタクロック、16.16’は
鍵演算部、17゜18はKXOR(オア)、19はOR
ゲート、20はラッチ回路、21はアラーム発生回路を
示す。 13−
Claims (1)
- DBS暗号装置の鍵演算部の鍵レジスタの出力は転tP
c−1回路を経てDESアルゴリズムに従った桁移動演
算処理が行われ、該処理出力は転置PC−2回路に入力
されてなる鍵演算部の該鍵レジスタの誤り検出方式にお
いて、前記転置PC−1回路の出力信号と転置PC−2
回路の入力信号を一回の鍵演算が終了してから次の鍵演
算が開始されるまでの期間に比較する手段を有すること
を特徴とするDES暗号装置鍵誤り検出方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58145502A JPS6037586A (ja) | 1983-08-09 | 1983-08-09 | Des暗号装置鍵誤り検出方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58145502A JPS6037586A (ja) | 1983-08-09 | 1983-08-09 | Des暗号装置鍵誤り検出方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6037586A true JPS6037586A (ja) | 1985-02-26 |
Family
ID=15386738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58145502A Pending JPS6037586A (ja) | 1983-08-09 | 1983-08-09 | Des暗号装置鍵誤り検出方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6037586A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201869B1 (en) | 1995-09-05 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Data transformation apparatus and data transformation method |
US6466669B1 (en) | 1997-05-30 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Cipher processor, IC card and cipher processing method |
JP2008280801A (ja) * | 2007-05-14 | 2008-11-20 | Ykk Ap株式会社 | 建具及び位置決め部材 |
-
1983
- 1983-08-09 JP JP58145502A patent/JPS6037586A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201869B1 (en) | 1995-09-05 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Data transformation apparatus and data transformation method |
US6415030B2 (en) | 1995-09-05 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Data transformation apparatus and data transformation method |
US7096369B2 (en) | 1995-09-05 | 2006-08-22 | Mitsubishi Denki Kabushiki Kaisha | Data transformation apparatus and data transformation method |
US6466669B1 (en) | 1997-05-30 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Cipher processor, IC card and cipher processing method |
JP2008280801A (ja) * | 2007-05-14 | 2008-11-20 | Ykk Ap株式会社 | 建具及び位置決め部材 |
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