JPS6037586A - Key error detection system for des cryptographer - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明はＤＢＳ暗号装置の鍵誤シ検出方式に係り、特に
鍵レジスタに蓄積さ性た鍵入力の値が誤った値に変るこ
とを検出する鍵誤シ検出方式に関する。[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a key error detection method for a DBS cryptographic device, and in particular detects when a key input value stored in a key register changes to an incorrect value. This invention relates to a key error detection method.

（ｂｌ　従来技術と問題点 従来のＤＢＳ暗号装置ｊの１ｌｌｌｆｉり検出方式は鍵
レジスタ出力のパリティチェックによって行われている
。(bl) Prior Art and Problems The 1lllfi error detection method of the conventional DBS cryptographic device is performed by checking the parity of the key register output.

以下、従来例のＤＢＳ暗号装置の鍵＋ｔａｂ検出方式の
一実施例を図を用いて説明する。An example of a key+tab detection method of a conventional DBS cryptographic device will be described below with reference to the drawings.

第１図はＤＥＳ暗号装置の鍵の一実施例構成図を示す。FIG. 1 shows a configuration diagram of an embodiment of a key of a DES encryption device.

同図において（１１〜（６４）は鍵ビット、Ｐ１〜Ｐ８
はパリティピットを示し、＃（６４１ビツト中、パリテ
ィビットは第（８）、　（ｌｆｌｌ、　（２４）。In the same figure, (11 to (64) are key bits, P1 to P8
indicates a parity pit, #(out of 641 bits, the parity bit is the (8th), (lfll, (24)).

（３２１，（４０）、（４Ｆｌ）、（５６）、（６４）
ビット目に配置されている。(321, (40), (4Fl), (56), (64)
It is placed in the bit.

＠２図は従来のＥＤＳ暗号装置のＴ）ＥＳ鍵演算部の一
実施例構成図を示す。同図において、１は鍵、２は１ｈ
並列変換用のシフトレジスタ、３は鍵レジスタ、４１叶
パリティ検査回路、５は転置ＰＣ−１回路、６は第１セ
レクタ、７け第２セレクタ、８け第１循環桁移動回路（
以下、第１シフト回路と称す）、９は第２循埠桁移動回
路、１０は第１・２８ピツト・フリップフロップ回路（
以下、第１ＦＦ回路と称す）、１１は第２・２８ビツト
・フリップフロップ回路（ＪＪ下、第２　Ｆ　Ｆ　！ｉ
：ｌｌ路と称す）、１２１７を転置ＰＣ−２回路、１３
ゆ制御回路、１４は同期信号、１５けマスタクロック、
１６はＤＥＳ鍵演算演算部す。@2 Figure shows an embodiment of the configuration of the T)ES key calculating section of a conventional EDS cryptographic device. In the same figure, 1 is the key, 2 is 1h
Shift register for parallel conversion, 3 is a key register, 41 is a parity check circuit, 5 is a transposition PC-1 circuit, 6 is a first selector, a 7-digit second selector, an 8-digit first circular digit shift circuit (
(hereinafter referred to as the first shift circuit), 9 is the second circular digit shift circuit, and 10 is the first 28th pit flip-flop circuit (
11 is the second 28-bit flip-flop circuit (hereinafter referred to as the first FF circuit), and 11 is the second 28-bit flip-flop circuit (JJ lower, the second FF !i
:ll path), 1217 is transposed PC-2 circuit, 13
14 is a synchronization signal, 15 is a master clock,
16 is a DES key calculation unit;

第３図は第２図に使用されるマスタクロックと同期信号
と各種信号のタイムチャート績び＠４図に用いる比較信
号を示す。第３図において■はマスタクロックで各種信
号の！−準となる。■は同門層号でこの同期信号の闇！
υＩＴ（−ｔ＋〜ｔ４３に１回の鍵演算が行われる。■
は１６ビツトよりなるバーストクロνりで同期１ど号■
よりΔを遅れ、この１６ビツトのクロックはｔ、〜ｔ、
のタイミングに配置されている。このクロックの立下り
で第１ＦＦ回路及び！＠２ＦＦ回路よりそれぞれ２８ビ
ツトずつの並列データが出力される。しｆｔ−，６ｉう
て、この出力されるデータけ■に示すタイミングの波形
となる。■はデータ■のＰ１〜Ｐ１６に対応した４８ビ
ツトの鍵データに１〜に１６゜中は第４図に用いられる
比較信号で、このタイミングで比較回装のデータをＦＦ
回路より出力する。FIG. 3 shows a time chart of the master clock, synchronization signal, and various signals used in FIG. 2, and comparison signals used in FIG. 4. In Figure 3, ■ is the master clock for various signals! -Semi-standard. ■ is the darkness of this synchronization signal with the Domon layer number!
υIT (one key operation is performed from -t+ to t43.■
is a burst clock consisting of 16 bits.
This 16-bit clock is delayed by Δ from t, ~t,
It is placed at the timing of At the falling edge of this clock, the first FF circuit and ! Parallel data of 28 bits each is output from the @2FF circuit. Then, the output data becomes a waveform with a timing shown in (2). ■ is the comparison signal used in Fig. 4 for the 48-bit key data corresponding to P1 to P16 of data ■.
Output from the circuit.

第２図において、第１図に示す如ｔＩＤＥＳ規格のシリ
アル（６４）ビットの鍵１が１１並列変換用のシフｉ・
レジスタ２に入力し、直並列変倹された後ダにレジスタ
３に格納される。鍵レジスタ３より出力されるパラレル
データの鍵１は、バリディ検査回路４にて８ビツト毎に
パリティチェックが行われると共に、転＠ＰＣ−１回路
５にてパリティビットを除いた５６ビツトのデータのビ
ット入れ替えがランダムに行われる。In FIG. 2, the serial (64) bit key 1 of the IDES standard as shown in FIG.
The signal is input to register 2, converted into serial/parallel, and then stored in register 3. The parallel data key 1 output from the key register 3 undergoes a parity check every 8 bits in the validity check circuit 4, and the 56-bit data excluding the parity bit in the transfer@PC-1 circuit 5. Bits are swapped randomly.

上記の転置ＰＣ−ＩＦ９１１路５の鍵データ出力は２８
ビツトづつに分岐され、夫々第１セレクタ回路６及び第
２セレクタ回路７の夫々に対応したａ−１及びａ−２に
選択される。The key data output of the above transposed PC-IF911 path 5 is 28
The signals are branched bit by bit and selected into a-1 and a-2 corresponding to the first selector circuit 6 and the second selector circuit 7, respectively.

第１及び第２セレクタ６及び７の鍵データは、夫々に対
応した第１フイードバツクループ系及び第２フイードバ
ツクループ系内に取込まれる。The key data of the first and second selectors 6 and 7 are taken into the corresponding first feedback loop system and second feedback loop system, respectively.

第１フイードバツクループ系は第１セレクタ６−第１シ
フト回路８−第１ＦＦ回路１〇−第１セレクタ６よりな
り、第２フイードバツクルーズ系は第２セレクタ７−第
２シフト回路９−第２セレクタ７よりなっている。The first feedback loop system consists of the first selector 6 - first shift circuit 8 - first FF circuit 10 - first selector 6, and the second feedback loop system consists of the second selector 7 - second shift circuit 9. - It consists of a second selector 7.

第１フイードバツクループ系において、第１セレクタ６
より出力された１〜２８ビツトのデータは第１シフト回
路８にて、第３図■に示す１６ビツトのクロック■によ
りＤ　Ｂ　Ｓアルゴリズムの規格に従って１ピツトまた
は２ビツトのビットのシフトが行われる。このシフトさ
れたデータは第１ＦＦ回路１０を経て第１セレクタ６の
ｂ−１に帰還される。In the first feedback loop system, the first selector 6
The data of 1 to 28 bits output from the first shift circuit 8 is shifted by 1 bit or 2 bits according to the DBS algorithm standard using the 16-bit clock (■) shown in Figure 3 (■). . This shifted data is fed back to b-1 of the first selector 6 via the first FF circuit 10.

上記の帰還は１６回動作した後に停止する。この１６回
の動作のたび毎に、−上記のシフトされたデータが第１
ＦＦ回路】０より転置１）Ｃ−２回路１２に入力される
。The above feedback operation stops after 16 operations. For each of these 16 operations, - the above shifted data is
FF circuit] Transposed from 0 1) Input to C-2 circuit 12.

第２フイードバツクループ系においても、第１フイード
バツクループ系と同様に第２セレクタ７に入力した２９
〜５６ビツトのデータは１６ビツトのクロック■により
処理され、転１ｉｉ　ＰＣ−２回路１２に入力される。In the second feedback loop system, the 29 input to the second selector 7 is similar to the first feedback loop system.
~56 bits of data are processed by a 16-bit clock (2) and input to the PC-2 circuit 12.

転置ＰＣ−２回路１２にて、８ビツトが除去された転置
データ４８ビツトが前記のクロック■の立５− 下りによって鍵山力として出力される。そして１６回動
作した後停止トシ、次の同期パルスによって前Ｐの如き
データ処理が新たに行われる。この様にして作られた鍵
データはＴ）ＥＳ演算部に入力し、平文を暗号化し、暗
号文を平文に復号化するのに用いられる。In the transposed PC-2 circuit 12, the 48 bits of transposed data from which 8 bits have been removed are outputted as a lock signal in response to the rising and falling edges of the clock (2). Then, after operating 16 times, it is stopped, and data processing as in previous P is newly performed by the next synchronization pulse. The key data created in this manner is input to the T) ES calculation unit and used to encrypt plaintext and decrypt ciphertext to plaintext.

以上の演ｉｆ逼程において、鍵のチェックは単に鍵レジ
スタ３０川力６４ビツトをパリティ検査回路４にて８ビ
ット単位のパリティチェックが行われているだけである
。In the above IF operation, the key is simply checked by the parity checking circuit 4 performing a parity check on the 64 bits of the key register 30 in units of 8 bits.

若し、８ビツトの内典数ビットの同符号のエラーが発生
したときは、その訓りを検出することが出来ない欠点を
有する。If an error of the same sign occurs in the 8-bit internal code, there is a drawback that the lesson cannot be detected.

（ｃｌ　発明の目的 本発明は前記欠点を解決するために、転ｆＩＩＰＣ−１
回路より出力される２８ビツトづつの鍵データと、転置
ＰＣ−２回路に入力する２８ビツトづつの鍵データとを
比較信号のタイミングで比較チェックする新規な鍵レジ
スタの誤りビットを検出するＤＥＳ規格暗号装置鍵誤り
検出方式を提供する６− ことを目的とする。(cl) Object of the Invention In order to solve the above-mentioned drawbacks, the present invention provides a
DES standard encryption that detects error bits in the new key register by comparing and checking the 28-bit key data output from the circuit and the 28-bit key data input to the transposition PC-2 circuit at the timing of the comparison signal. The purpose of this invention is to provide a device key error detection method.

（ｄ）　発明の構成 本発明は前記目的を達成するために、ＤＥＳ暗号装置の
鍵演算部の鍵レジスタの出力は転置ＰＣ−１回路を経て
ＤＥＳアルゴリズムに従った桁移動演算処理が行われ、
該処理出力は転置ＰＣ−２回路に入力されてなる鍵演算
部の該鍵レジスタの誤シ検出方式において、前記転置Ｐ
Ｃ−１回路の出力信号と転置ＰＣ−２回路の入力信号を
一回の鍵演箕が終了してから次の鍵演算が開始されるま
での期間に比較する手段を設けることを特徴とする。(d) Structure of the Invention In order to achieve the above object, the output of the key register of the key calculation unit of the DES cryptographic device is subjected to digit shift calculation processing according to the DES algorithm via a transposition PC-1 circuit,
The processing output is input to the transposition PC-2 circuit, and in the key register error detection method of the key calculation unit, the transposition P
The present invention is characterized by providing means for comparing the output signal of the C-1 circuit and the input signal of the transposed PC-2 circuit during a period from the end of one key operation to the start of the next key operation. .

（１１１発明の実施例 本発明は鍵レジスタの出力が転置ＰＣ−１回路を介して
第１セレクタ及び第２セレクタの夫々のａ−１及び＆−
２に２８ビツトづつ分れて常時入力され、第１及び第２
セレクタに入力した各２８ビツトの鍵データはフィード
バックループ系に取込まれ、第１．＠２セレクタのｂ−
１及びｂ−２に帰還される。この系にて夫々ＤＥ１３１
格に従った１６回の１〜２ビツトのデータのシフトが行
われ、７− １６回目は始めの値に戻る。この一連の処理が終了し、
次の同期信号が来るまでの間に、前記ａ　−１及び５ｔ
−２のデータとこれに対応するｂ−１及びｂ−２のデー
タとを排他的論理和回路（以下、ｇＸＯＲ（オア）と称
す）にて比較することによシ鍵レジスタのｗＡリビット
を検出することが出来る。(111 Embodiment of the Invention) In the present invention, the output of the key register is passed through the transposed PC-1 circuit to the a-1 and &-
28 bits each are input at all times, and the first and second
Each 28-bit key data input to the selector is taken into the feedback loop system, and the first... @2 selector b-
1 and b-2. In this system, each DE131
The 1- to 2-bit data is shifted 16 times according to the code, and the 7th to 16th shifts return to the initial value. This series of processing is completed,
Until the next synchronization signal arrives, the a −1 and 5t
-2 data and the corresponding data of b-1 and b-2 are compared using an exclusive OR circuit (hereinafter referred to as gXOR) to detect the wA rebit of the key register. You can.

以下、本発明のＤ　ＥＳ暗号装置鍵岨り検出方式を図を
用いて説明する。第４図は本発明のＤＥＳ暗号装置鍵誤
り検出方式の一実施例構成図を示す。Hereinafter, the DES cryptographic device key deviation detection method of the present invention will be explained using the drawings. FIG. 4 shows a configuration diagram of an embodiment of the DES encryption device key error detection method of the present invention.

同図において、ｗ、２図と同一番号、同一符号は同一部
材を示す。In the figure, w, the same numbers and symbols as in Figure 2 indicate the same members.

第４図において、１７．１８はＥＸＯＲ（オア）よシ構
成される比較回路、１９はＯＲ（オア）ゲラ −）、２０はラッチ回路、２１はす亡ム発生回路を示す
。In FIG. 4, reference numerals 17 and 18 indicate a comparison circuit configured as an EXOR circuit, 19 indicates an OR circuit, 20 indicates a latch circuit, and 21 indicates a failure generation circuit.

次に第３図のタイムチャートを用いて第４図を説明する
。第４図において鍵レジスタの鍵１はパリティ検出回路
４でチェックされると共に、転置ＰＣ−１回路５の出力
を経て、分岐された１〜２８ビツトの鍵はＭ１セレクタ
６０ａ−１に入力され８− る。この２８ビツトの舒は第１フイードバツクループ系
の中で１ビツト〜２ビツトのシフトが行われ、この一連
の演算処理によって＠３図■に示す各２８ビツトのデー
タＰ１〜Ｐ１６が作られ、クロック■の１６ビツト目の
タイミングでは元のデータとなる。これらＰＩ−Ｂ１６
のデータは順次転置ＰＣ−２回路１２１Ｃ入力されると
共に、第１セレクタ６のｂ−１に入力される。この演算
は１６ビツト目のクロック■の終Ｊ、ｔｓで停止し、鍵
データは次の同期信号がくる時膚ｔ４まで変化しない。Next, FIG. 4 will be explained using the time chart of FIG. 3. In FIG. 4, the key 1 of the key register is checked by the parity detection circuit 4, and the branched 1 to 28-bit key is input to the M1 selector 60a-1 through the output of the transposed PC-1 circuit 5. - This 28-bit data is shifted by 1 to 2 bits in the first feedback loop system, and through this series of arithmetic processing, each of the 28-bit data P1 to P16 shown in Figure 3 is created. , the original data becomes the original data at the 16th bit timing of the clock ■. These PI-B16
The data are sequentially inputted to the transposed PC-2 circuit 121C and also inputted to b-1 of the first selector 6. This calculation stops at J, ts at the end of the 16th bit clock (2), and the key data does not change until t4, when the next synchronization signal arrives.

また、第２フーイバツクループ系についても前記と同様
の手法によル、分岐された２９〜５６ビツトの始めの鍵
は第２セレクタ７のａ−２に入力され、クロック■の立
下りによって第２フードパツクループ系の中で１〜１６
回の演算処理が行われ、Ｐ１７〜Ｐ３２のデータが作ら
れる。この鍵データは転ｆｆＰｃ−２回路１２に原水入
力されると共に第２セレクタのｂ−２に入力する。クロ
ック＠の１６ビツト目で元のデータとなり、ｔ、以降法
の周期信号が入力するｔ、１でで一ドパツクルーズ系の
９− データ処理は停止する。この時点のセレクタ７のａ−２
とｂ−２の鍵データは鍵レジスタ３の出力にり化がなけ
れば同一になる。Also, for the second foo-back loop system, the same method as above is used.The branched first key of 29 to 56 bits is input to a-2 of the second selector 7, and the second key is inputted to a-2 of the second selector 7 at the falling edge of the clock (2). 1 to 16 in the 2 food pack group
The calculation processing is performed twice, and data P17 to P32 are created. This key data is input to the transfer ffPc-2 circuit 12 as raw water and is also input to the second selector b-2. At the 16th bit of the clock @, the original data becomes the original data, and at t and 1, the periodic signal of t and the modulus is input, and the 9-data processing of the one-dop cruise system stops. a-2 of selector 7 at this point
The key data of and b-2 will be the same if the output of the key register 3 is not digitized.

ここで転置ＰＣ−１回路５の田方である第１セレクタ６
のａ−１のデータと、転置ＰＣ−２回路１２の入力であ
る第１セレクタ６のｂ−１の夫々２８ビツトのデータを
比較回路１７のＡＩとＢ１に入力する。また同様にして
転置ＰＣ−１回路５の出力である第２セレクタ７０ａ−
２のデータと、転置ＰＣ−２回路１２０入力である第２
セレクタ７のｂ−２の夫々２８ビツトの鍵データを同時
に比較回路１８のＡ２とＢ２に入力する。上記の比較回
路１７．１８はＥＸＯＲ（オア）によって構成されてい
る。転置ＰＣ−１回路の出力と転＠ＰＣ−２回路の入力
データとが比較回路１７．１８にて比較され、その比較
結果はＯＲ（オア）ゲート１９を釘てラッテ回路２０に
入力され、その出力はアラーム発生回路２１に入力され
ている。Here, the first selector 6 which is Tagata of the transposed PC-1 circuit 5
The 28-bit data a-1 of the first selector 6 and the 28-bit data b-1 of the first selector 6, which is the input of the transposition PC-2 circuit 12, are input to AI and B1 of the comparator circuit 17, respectively. Similarly, the second selector 70a- which is the output of the transposed PC-1 circuit 5
2 data and the second data which is the transposed PC-2 circuit 120 input.
The 28-bit key data of each b-2 of the selector 7 is simultaneously input to A2 and B2 of the comparison circuit 18. The comparison circuits 17 and 18 described above are configured by EXOR. The output of the transposed PC-1 circuit and the input data of the transposed@PC-2 circuit are compared in comparison circuits 17 and 18, and the comparison result is inputted to the ratte circuit 20 through an OR gate 19, and its The output is input to an alarm generation circuit 21.

上記の回路構成において、紀３図のクロｙり■が１６回
発生し、１６ビツト目のタイミングｔ。In the above circuit configuration, the black mark (2) in Figure 3 occurs 16 times, and the timing t of the 16th bit occurs.

１０− から次の同期信号のタイミングｔ４ｔでフィードバック
ループの動作は停止する。この期間に第３図（ｆ）に示
す比較信号によってラッチ回路２ｏにデータをラッチす
る。10-, the operation of the feedback loop stops at timing t4t of the next synchronization signal. During this period, data is latched into the latch circuit 2o by the comparison signal shown in FIG. 3(f).

いま、タイミングｔ、〜ｔ４において第１及び第２セ１
／クタ６及び７の夫々に対応するａ−１とｂ−１及びａ
−２とｂ−２の夫々２８ビツトづつのデータが等しけれ
ば、比較回路１７．１８の出力は全部Ｔ　Ｏｆであシ、
よってＯＲ（オア）ゲート１９の出力も１０１となるか
ら、比較信号（ｆ）によって読み川されるラッチ回路２
０の出力もｌｏ′となシ、アラーム発先回路２１よりア
ラームは出されない。若し前Ｍｅ　ＥＸＯＲ（オア）１
７，１８のデータが違っていれば、即ち誤りがあればア
ラーム発生回路２１よりアラーム信号が出される。Now, at timing t, ~t4, the first and second sections 1
a-1, b-1 and a corresponding to /kuta 6 and 7, respectively
If the data of 28 bits each of -2 and b-2 are equal, the outputs of the comparator circuits 17 and 18 are all T Of,
Therefore, since the output of the OR gate 19 is also 101, the latch circuit 2 which is read by the comparison signal (f)
Since the output of 0 is also lo', the alarm origination circuit 21 does not issue an alarm. Mashi Mae EXOR 1
If the data 7 and 18 are different, that is, if there is an error, the alarm generation circuit 21 outputs an alarm signal.

第５図は本発明の比較回路の一実施例構成図を示す。同
図において２２−１〜２２−２８．２２−２９−２２−
５６はＥＸＯＲ（オア）を示す。FIG. 5 shows a configuration diagram of an embodiment of the comparison circuit of the present invention. In the same figure, 22-1 to 22-28.22-29-22-
56 indicates EXOR.

第５図において第１セレクタのａ−１及びｂ−１の２８
ビツトづつのデータは、比較回路１７の１１− Ａ及びＢの夫々の端子Ａ１〜２８．Ｂｌ〜２８を経て■
ＯＲ（オア）２２−１〜２２−２８に入力する。また第
２セレクタのａ−２及びｂ−２の２８ビツトづつのデー
タも前記と同様に比較回路１８０Ａ及びＢの夫々の端子
Ａ１〜２８．Ｂｌ〜２８を経てＥＸＯＲ（オア）２２−
２９〜２２−５６に入力するＥＸＯＲ（オア）２２−１
〜２２−２８及び２２−２９〜２２−５６の出力はＯＲ
（オア）ゲート１９を経てラッチ回路２０に入力する。In FIG. 5, 28 of a-1 and b-1 of the first selector
The bit-by-bit data is sent to terminals A1 to 28 . After Bl~28■
Input to OR (OR) 22-1 to 22-28. Further, the 28-bit data of a-2 and b-2 of the second selector are also transferred to the respective terminals A1-28. EXOR (or) 22- after Bl ~ 28
EXOR input to 29-22-56 22-1
~22-28 and 22-29 to 22-56 outputs are OR
(OR) input to the latch circuit 20 via the gate 19.

（ｆ）　発明の効果 ヌ 以上説明した如く、従来鍵しジスｉの誤り検査は８ビッ
ト単位のパリティチェックによって行われていたため偶
数ビットのエラーが発生したとき、エラーがチェックさ
れない欠点があったが、本発明においては転置ｐｃ−ｉ
回路の出力信号である５６ビツト論２８ビツト＋２８ビ
ツトと、転置ＰＣ−２回路の入力信号である５６ビツト
ー２８ビツト＋２８ビツトとを一回の鍵演算が終了して
から次の鍵演算が開始されるまでの間に夫々５６ビツト
間で比較されるから、どの様に鍵エラーが配置され一１
２＝ ていても検出できる利点を有する。したがって、本発明
はパリティチェックの欠点を補完する効果が大きく、パ
リティチェックと併用することにより、より確実な鍵誤
りの検出が可能となる。(f) Effects of the Invention As explained above, error checking for conventional keys was performed by parity checking in 8-bit units, which had the disadvantage that when an even-numbered bit error occurred, the error was not checked. , in the present invention transposed pc-i
After one key operation is completed for the 56-bit logic 28 bits + 28 bits, which is the output signal of the circuit, and the 56-bit logic 28 bits + 28 bits, which is the input signal of the transposed PC-2 circuit, the next key operation is started. Since 56 bits of each key are compared until
2 = has the advantage of being detectable even when Therefore, the present invention has a great effect of compensating for the drawbacks of parity checking, and by using it together with parity checking, it becomes possible to detect key errors more reliably.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はＤ　Ｅ　Ｓ規格の鍵とパリティピットの配置、
第２図は従来のＤＢＳ暗号装置のＤＴＩＳ鍵演算部、第
３図は第２図に用いるクロクク、同肋信号、制御信号の
タイムチャート、第４図は本発明の実施例、第５図は本
発明の比較回路の一実施例構成図を示す。 図中、１は鍵、２はシフトレジスタ、３は鍵レジスタ、
４はパリティ検査回路、５は転置ＰＣ−１回路、６は第
１セレクタ、７は第２セレクタ、８は第１シフト回路、
９け第２シフト回路、１０は第１ＦＦ回路、１１はＭ２
ＦＦ回路、１２は転置ＰＣ−２回路、１３は制御部、１
４は同期信号、１５はマスタクロック、１６．１６’は
鍵演算部、１７゜１８はＫＸＯＲ（オア）、１９はＯＲ
ゲート、２０はラッチ回路、２１はアラーム発生回路を
示す。 １３−Figure 1 shows the arrangement of the key and parity pit in the DES standard.
Fig. 2 shows the DTIS key calculation section of a conventional DBS cryptographic device, Fig. 3 shows a time chart of clocks, parallel signals, and control signals used in Fig. 2, Fig. 4 shows an embodiment of the present invention, and Fig. 5 shows 1 shows a configuration diagram of an embodiment of a comparison circuit of the present invention. In the figure, 1 is a key, 2 is a shift register, 3 is a key register,
4 is a parity check circuit, 5 is a transposition PC-1 circuit, 6 is a first selector, 7 is a second selector, 8 is a first shift circuit,
9 second shift circuit, 10 first FF circuit, 11 M2
FF circuit, 12 is a transposed PC-2 circuit, 13 is a control unit, 1
4 is a synchronization signal, 15 is a master clock, 16.16' is a key calculation unit, 17°18 is KXOR (OR), 19 is OR
20 is a latch circuit, and 21 is an alarm generation circuit. 13-

Claims (1)

【特許請求の範囲】[Claims] ＤＢＳ暗号装置の鍵演算部の鍵レジスタの出力は転ｔＰ
ｃ−１回路を経てＤＥＳアルゴリズムに従った桁移動演
算処理が行われ、該処理出力は転置ＰＣ−２回路に入力
されてなる鍵演算部の該鍵レジスタの誤り検出方式にお
いて、前記転置ＰＣ−１回路の出力信号と転置ＰＣ−２
回路の入力信号を一回の鍵演算が終了してから次の鍵演
算が開始されるまでの期間に比較する手段を有すること
を特徴とするＤＥＳ暗号装置鍵誤り検出方式。The output of the key register of the key calculation unit of the DBS cryptographic device is tP.
Digit shift calculation processing according to the DES algorithm is performed through the c-1 circuit, and the processing output is input to the transposition PC-2 circuit. 1 circuit output signal and transposition PC-2
A DES cryptographic device key error detection method comprising means for comparing input signals of a circuit during a period from the end of one key operation to the start of the next key operation.