JPS5958558A - 並列周期的冗長チエツク回路 - Google Patents

並列周期的冗長チエツク回路

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JPS5958558A
JPS5958558A JP58154260A JP15426083A JPS5958558A JP S5958558 A JPS5958558 A JP S5958558A JP 58154260 A JP58154260 A JP 58154260A JP 15426083 A JP15426083 A JP 15426083A JP S5958558 A JPS5958558 A JP S5958558A
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JP
Japan
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circuit
signal
data
exclusive
shift register
Prior art date
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Pending
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JP58154260A
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English (en)
Inventor
バリ−・ピ−・ルグレスリ−
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EI II ERU MAIKUROTERU Ltd
Original Assignee
EI II ERU MAIKUROTERU Ltd
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/091—Parallel or block-wise CRC computation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、データ確認回路に関し、特定すると並列周期
的冗長チェック回路に関する。
発明の背景 周期的冗長チェック回路は周知である。しかしながら、
この種の回路は、普通、１６−ピットのシフトレジスタ
より成り４出力が入力の排他的ＯＲ論理回路に帰還され
た直列論理形態を使用する。
この種の回路の例は、ヒユーレットバラカードシブネイ
チャーアナリシスシステムである。
従来技術のこの直列形態のものは、各データビットが周
期的冗長チェック回路に直列的にクロックで装入される
ことを必要とする。しだがって、この動作を遂行するた
めに必要な時間は、サンプル当りのビット数とクロック
信号の周期の積に等価である。多くの応用に対して、こ
の種の装置は、逐次の入力データ群間に許容される時間
以上の時間を必要とする。
したがって、本発明の目的は、高周波の並列データ群の
有効性を決定できる高速度の周期的冗長チェック回路を
提供することである。
発明の概要 本発明の並列の周期的冗長チェック回路は、周期的デー
タの有効性を決定する。８データビツト、例えばパルス
コード変調（ＰＣＭ）サンプルデータ群が、周期的にこ
の回路の入力に加えられる。それゆえ、各データパター
ンは、予定された時間後反復される。
この８ビツトデータ群は、各々２ビツトの４つの群に分
創される。第１の選択パルスで、各４群のＭｌのビット
、・例えば奇数番ビットがデータ選択回路を通過せしめ
られ、第２の選択パルスで、各群の第２のビット、例え
ば偶数番ビットがデータ選択回路を通過せしめられる。
それゆえ、従来回路において２ビツトのめ転送すること
ができるのと同じ時間中に、全８ピツトがチェック回路
に転送される。
データ選択回路は、２ビツトの各群に対して１つずつ４
つの出力信号を有する。各出力信号は、排他的ＯＲゲー
トを介してシフトレジスタに供給される。各シフトレジ
スタからの出力信号は、他の排他的ＯＲゲートに供給さ
れ、そして該ゲートからの出力信号は、次いでデータ選
択回路からの関連する出力信号と結合される。これらの
信号は、第１の排他的ＯＩＬ回路を介してシフトレジス
タに帰還される。
各データサイクルの開始時に、シフトレジスタをリセッ
トするためＣＬＥＲ信号が発生される。
これらのシフトレジスタは、各４ビツトデータ群と同期
して生ずるクロック信号によりクロックされる。それゆ
え、４データビツトの各群は、データ選択回路中をクロ
ックにより送られ、排他的ＯＲ回路を介してシフトレジ
スタに供給される。しかして、該排他的ＯＲ回路の出力
は、到来データビットとシフトレジスタの内容に依存す
る。
この排他的ＯＲ回路は、無効データパターンを検出する
高い確率を有するデータコード化装置を提供する。各サ
イクルの終了時に、シフトレジスタは、得られたデータ
パターンを含んでおり、このデータパターンは予想され
るデータパターンと比較できる。
具体例の説明 Ｍ１図を参照すると、本発明の周期的冗長チェック回路
は、反復的直列データ発生器と比較回路（コンパレータ
）間に接続されて示されている。
データ選択回路２０は、複数の２：１セレクタを含んで
おり、各セレクタは、反復的直列データ発生器と、排他
的ＯＲ回路３０の関連する排他的ＯＲゲート間に接続さ
れている。
これらの排他的ＯＲゲートの出力は、シフトレジスタ回
路４０の関連するシフトレジスタに接続される。排他的
ＯＲ回路５０は、２つのシフトレジスタに接続された複
数の排他的ＯＲゲートを備える。排他的ＯＲ回路６０は
、各々、第３のシフトレジスタと排他的ＯＲ回路５０の
関連する排他的ＯＲゲートの出力として接続された複数
の排他的ＯＲゲートを備える。排他的ＯＲ回路６０の各
排他的ＯＲゲートの出力は、排他的ＯＲ回路３０の関連
する排他的ＯＲゲートの入力に接続される。
りｐツク回路１０は、選択リードを介してデータ選択回
路２０に接続され、またクリヤおよびクロックリードを
介してシフトレジスタ回路４０に接続される。
並列８ビツトデータサンプルは、周期的にマルチブレフ
サ２００Å力に供給されるが、４つの２＝１セレクタ２
１〜２４の各々に２ビツトが供給される。
クロック回路１０からの選択信号は、奇数および偶数ビ
ットを交互にデータ選択回路２０を通す。
すなわち、選択信号が論理ルベルにある間、ビット１．
３．５および７が排他的ＯＲゲート３１．３２．６５お
よび３４の第２の入力に供給される。
同様に、選択信号が論理０レベルにおる間、ビット２．
４．６および８が排他的ＯＲゲート３１．３２．３３お
よび３４の第２の入力に供給される。
排他的ＯＲゲート３１．３２．３３および３４の第１の
入力に、排他的ＯＲ回路５０および６０により論理Ｄレ
ベルまたは論理ルベルが印加されるか否かにしたがって
、これらの各ゲートの第２人力に供給されるビットパタ
ーンは、変更されずに関連するシフトレジスタにゲート
されるか、反転されて関連されるシフトレジスタにゲー
トされる。
クロック１０は、各一連の並列データ群の開始時にＣＬ
ＥＡＲ侶号を発生し、シフトレジスタ回路４０のシフト
レジスタをリセットする。それゆえ、これらのシフトレ
ジスタは、その出力に論理０レベル個号を有する。その
とき、排他的ＯＲ回路５０の各排他的ＯＲゲートは、そ
の両人力に論理０レベル信号が現われるから、その出力
に論理０レベルを供給する。同様に、排他的ＯＲゲート
回路６０の各排他的ＯＲゲートの両人力には、関連する
シフトレジスタまたは排他的ＯＲ回路５０内の関連する
排他的ＯＲゲートからの論理０レベル信号が現われる。
それゆえ、これらゲートの出力は、排他的ＯＲ回路３０
の関連する排他的ＯＲゲートの入力に論理０レベル信号
を供給する。これら各ゲートの一方の入力には論理０レ
ベル信号が供給されるから、関連するデータセレクタ回
路から供給される他方の入力の信号は、排他的ＯＲゲー
トを介してゲートされ、シフトレジスタ回路の対応する
シフトレジスタの入力に供給される。シフトレジスタの
入力に供給されるデータは、クロック回路１０からの次
のクロックパルスで各シフトレジスタに装入される。
排他的ＯＲ回路５０および６０の各１対の排他的ＯＲゲ
ートは、予定されたパターンにしたがって、シフトレジ
スタ回路４０のシフトレジスタからの出力に接続される
。このパターンは、各排他的ＯＲゲート対が、３つの異
なるシフトレジスタの第１、第３および第４出力に接続
されるように構成される。例えば、排他的ＯＲゲート対
５１および６１は、シフトレジスタ４１の第１出力、シ
フトレジスタ４２の第６出力およびシフトレジスタ４４
の第４出力に接続される。
この構成の排他的ＯＲ回路の使用により、各一連の到来
データ群の終了時においてシフトレジスタに記憶された
パターンがか＼る全一連のデータの有効性を指示する高
い確率を有するように、到来データビットは論理的にゲ
ートされ、または反転され、そしてシフトレジスタに帰
還されるのである。入力データは反復的直列データ発生
器により供給されるから、有効入力データは既知であり
、したがってか＼る一連の有効データの結果のパターン
を計算することができる。この結果のデータパターンは
、基準信号源に記憶できる。コンパレータが設けられて
いて、基準信号源のデータを、各一連の入力データの終
了時にシフトレジスタに記憶されている得られたデータ
と比較し、人力データビットに正しくないものがあるか
どうかを決定することができる。
このように、本発明は、データ選択回路、シフトレジス
タ回路およびシフトレジスタ回路の入力に帰還される排
他的ＯＲ回路により、並列入力データ上について周期的
冗長チェックを行なう。排他的ＯＲゲートは、入力デー
タにエラーがあるかどうかを決定するため、予想される
データノくターンに比較できる全／入カデータサイクル
を表わすデータパターンを発生する。
以上、本発明を好ましい具体例について説明しだが、技
術に精通したものであれば、本発明の技術思想から逸脱
することなく本発明の数々の変更を思いつくことができ
よう。
【図面の簡単な説明】
第１図は本発明の周期的冗長チェック回路の概略回路図
、第２図はクロック、クリヤおよび選択信号の相対的時
間関係を示す時間図である。 １０：　クロック ２０：　データ選択回路 ３０．５０．６０：排他的ＯＲ回路 ４０：　シフトレジスタ回路

Claims (1)

    【特許請求の範囲】
  1. （１）反復的な一連の並列データビット群を供給するよ
    うに動作するデータ発生器および１群の前記並列データ
    ビットと関連されるクリヤ信号を周期的に発生するよう
    動作する信号発生器を含むデータ確認システムで使用す
    るだめの周期的冗長チェック回路において、前記データ
    発生器に接続されて、各並列データビット群と関連する
    第１のコード化信号を供給するように動作する第１コー
    ド化へ手段と、前記信号発生器および該第１コード化手
    段に接続されており、前記クリヤ信号に応答してリセッ
    ト状態にイニシャライズされ、予定数の前記第１コード
    化信号を記憶しかつ各記憶された第１コード化信号と関
    連する記憶信号を発生するように動作する予定された容
    量のファーストイン−ファーストアウト記憶手段と、前
    記記憶手段に接続され、前記記憶信号に応答して第２コ
    ード化信号を発生するように動作する第２のコード化手
    段とを含み、前記第１コード化手段が、前記第２コード
    化手段に接続されていて、各並列データビット群および
    前記第２コード化信号に応答して前記第１コード化信号
    を発生するように動作する周期的冗長チェック回路。
JP58154260A 1982-08-25 1983-08-25 並列周期的冗長チエツク回路 Pending JPS5958558A (ja)

Applications Claiming Priority (2)

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US06/411,199 US4498174A (en) 1982-08-25 1982-08-25 Parallel cyclic redundancy checking circuit
US411199 1995-03-27

Publications (1)

Publication Number Publication Date
JPS5958558A true JPS5958558A (ja) 1984-04-04

Family

ID=23627989

Family Applications (1)

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JP58154260A Pending JPS5958558A (ja) 1982-08-25 1983-08-25 並列周期的冗長チエツク回路

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IT (1) IT1164418B (ja)

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