JPS60263235A - マイクロコンピユ−タシステム - Google Patents

マイクロコンピユ−タシステム

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JPS60263235A
JPS60263235A JP59120583A JP12058384A JPS60263235A JP S60263235 A JPS60263235 A JP S60263235A JP 59120583 A JP59120583 A JP 59120583A JP 12058384 A JP12058384 A JP 12058384A JP S60263235 A JPS60263235 A JP S60263235A
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JP
Japan
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microcomputer
counter
clock
timer circuit
abnormality
Prior art date
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Pending
Application number
JP59120583A
Other languages
English (en)
Inventor
Hisashi Shiyounaka
庄中　永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Tateisi Electronics Co
Omron Tateisi Electronics Co
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Publication date
Application filed by Tateisi Electronics Co, Omron Tateisi Electronics Co filed Critical Tateisi Electronics Co
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

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  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明はマイクロコンピュータシステムに関し、特に
マイクロコンピュータのハードウェア異常を検出するウ
ォッチドッグタイマ回路の安全性保証システムに関する
。
（従来技術とその問題点） 従来のマイクロコンピュータシステムにあっては、マイ
クロコンピュータの外部に上記のウォッチドッグタイマ
回路を設り、このクロック源をマイクロコンピュータの
システムクロックとは独立した所定のタイマクロックで
駆動させるものとし、これによりシステムクロックのク
ロック源が故障しても、マイクロコンピュータのハード
ウェア異常を検出し１ｑるようにするのが一般的であ−
）た。
しかしながら、このような従来システムにあっては、ウ
ォッチドッグタイマ回路のクロック源がシステムクロッ
ク源から独立しているため、システム側からは、そのウ
ォッチドッグタイマ回路のクロック源およびカウンタが
故障した際、これを検出することは不可能であった。そ
の結果、ウォッチドッグタイマ回路のクロック源および
カラン□　タ部が故障していても、マイクロコンビコー
タは無関係に動作することになり、従って、その後シス
テム故障によりマイクロコンピュータが暴走しても、つ
Ａツチドッグタイマ回路によりこれを制止することがで
きない。
そこで、本願出願人が先に提案した特願昭５９−７８０
６１号（出願日：昭和５９年４月１８日）では、マイク
ロコンビュ〜りのシステムプログラムに、ウォッチドッ
グタイマ回路のタイマクロックの状態を監視し、これが
異常な場合には、外部へその旨の出力を発する処理を含
めた。
こうすることによって、ウォッチドッグタイマ回路が異
常を来たしたとき、マイクロコンピュータがその異常を
検出するので、システムのハードウェア故障時の安全性
を保証することができる。
しかし、この先願発明にあっては、システムクロックの
クロック源とは別途に、つ２１ツチドッグタイマ回路の
監視用クロック源を設【プでおり、この監視用クロック
源が故障した場合には、マイクロコンピュータのシステ
ム動作が正常であっても、ウォッチドッグタイマ回路の
異常を検出することができないという問題があった。
（発明の目的） この発明は、係る問題点に鑑みなされたものであり、そ
の目的は、この種のウォッチドッグタイマ故障検出機能
を備えたマイクロコンピュータシステムにおりる信頼性
を、一層内上させることにある。
（発明の構成と効果） この発明は、上記の目的を達成するために、所定゛のシ
ステムクロックで動作し、かつ所定のシステムプログラ
ムをマイクロプロセッサで実行するマイクロコンピュー
タと； 前記マイクロコンピュータの外部に設（プられ、かつ前
記システムクロックとは独立した所定のタイマクロック
をカウンタにより所定数だけカウントして設定時間を開
時し、計時完了とともに前記マイクロコンピュータのマ
イクロプロセッサに強制的にリセットをかけるウォッチ
ドッグタイマ回路とを（ｈｌえ； 前記マイクロプロセッサのシステムプログラムには、シ
ステム動作が正常なときに限り、前記カウンタに対して
設定時間前にリセット出力が発せられる処理が含まれて
なるマイクロコンピュータシステムにおいて： 前記マイクロコンピュータのシステムクロックを所定の
カウンタにより所定数だけカウントして、前記ウォッチ
ドッグタイマ回路のタイマクロック正常周期よりもわず
かに長い設定時間を計時し、８１時完了とともに前記マ
イクロコンピュータのマイクロプロセッサに割込をかけ
るタイマ回路を設けるとともに； 前記マイクロコンピュータのシステムプログラムには、
前記ウォッチドッグタイマのタイマクロックの状態を監
視し、その前縁もしくは後縁の何れか一方のタイミング
に応答して前記タイマ回路のカウンタに対して繰り返し
リセット出力を発する処理と： 前記タイマ回路から割込がかかるのに応答して、外部へ
異常出力を発する処理とを設けたことを特徴とする。
このような構成であれば、ウォッヂドッグタイ　′マ回
路に異常が生じたとき、マイクロコンビュ−タがシステ
ム動作している限り、上述した如く動作し、タイマ回路
からマイクロコンビコータに対し、割込をかけることが
できるとともに、この割込に応答してマイクロコンビコ
ータから外部へ異常出力を発することができる。
他方、タイマ回路自体のクロック源が故障した場合には
、同時にマイクロコンピュータ自体も故障するため、こ
のとぎには従来通りつＡツナドッグ３１フ回路によって
マイクロプロセッサをリセッ１へすることができる。
その結果、この種のつＡツチドッグタイマ故障検出機能
を備えたマイクロコンピュータシステムにお（プる信頼
性を、一層内上させることができる。
（実施例の説明） 第１図は、この発明が適用されたマイクロコンピュータ
システムの全体の概略描成を示すブロック図である。
！　マイクロコンビコータ１において、マイクロプロセ
ッサ２は、内部発振回路３の所定のシステムクロックで
動作するものであり、ＲＯＭ４およびＲＡＭ５を有する
。
ＲＯＭ　４はマイクロプロセッサ２によって実行される
所定のシステムプログラムを格納し、ＲＡＭ５は各挿制
御ｆ−夕の一時記憶エリアとして使われる。
このようなマイクロコンピュータ１を中枢として、外部
には、外部入力信号が与えられるインターフェース６、
外部出力信号を送出づ”る出力回路７、発振回路９およ
びカウンタ１０を有するウォッチドッグタイマ回路８．
カウンタ１１．ＯＲゲート１３およびＮＯＲゲート１４
９発光ダイオード１５を備えている。
ウォッチドッグタイマ回路８は、マイクロコンピュータ
１にハードウェア異常またはプログラムの暴走等が生じ
たときに、マイクロプロセッサ２を強制的にリセットす
るためのもので、このウォッチドッグタイマ回路８の発
振回路９は、マイクロプロセッサ２のシステムクロック
とは独立したクロックパルスを発し、また、そのカウン
タ１０はマイクロコンビ１−タ１が正常なとき、所定の
設定値を計数完了することなく繰り返しリセットされる
。
すなわち、マイクロプロセッサ２のシステムプログラム
には、システム動作が正常なときに限り、ウォッチドッ
グタイマ回路８のカウンタ１Ｑに対して、設定時間前に
リセット出力が発せられる処理を含まれるものとしてい
る。
一方、ウォッチドッグタイマ回路８の異常をマイクロコ
ンピュータ１によって検出するため、内部発振回路３を
共用するカウンタ１１を設【プてウォッチドッグタイマ
監視用のタイマ回路を形成するとともに、そのタイマ回
路のカウンタ１１をリセットする処理と、外部へ異常出
力を発する処理とを設けている。以下、これら各処理を
中心に、第２図〜第４図の各フローチャートに従って動
作説明を行なう。
第２図のフ［ｌ−ヂャートにおいて、ステップ（１）で
はマイクロコンピュータ１にハードウェア異常が生じた
か否かを、所定の異常フラグＦがセットされているか否
かに基づいて判定する。ここで、異常フラグＦがリセッ
トされている場合には、ステップ（２）において、出ノ
ｊ回路７からカウンタ１０に対してリセットパルスを発
し、これによりカウンタ１０は計数完了前にリセットさ
れる。
次いで、ステップ（３）に進み、所定のメイン処理（例
えば、この例ではプログラマブル・コントローラ用のプ
ログラム実行）を終了した後、以後異常フラグＦがリセ
ットされている限り、ステップ（１）〜（３）を実行す
る。
また、なんらかの原因でシステムプログラムの実行が永
久ループ状態あるいは停止して、ステップ（２）が実行
されなくなると、ウォッチドッグタイマ回路８がタイム
アツプして、マイクロプロセッサ２に対してリセットが
かかることになる。
一方、マイクロプロセッサ２では、インターフェース・
６を介して発振回路９のクロックパルスを常時監視して
おり、このクロックパルスの前縁もしくは後縁の何れか
一方のタイミングに応答して、インターフェース６から
割込信号が供給される。
すると、第３図のフローチャートに示覆如く、割込のた
びにタイマ起動処理が行なわれ、カウンタ１１が繰り返
しリセットされる。
ここで、カウンタ１１の泪数完了値、すなわち、カウン
タ１１のタイムアツプ時間Ｔ２は、つＡツヂドッグタイ
マ用のクロックの正常な１周期よりもわずかに長く設定
されている。
従って、例えば第５図の波形図に示す如く、発振回路９
が停止したり、あるいは周囲環境温度の変化等で発振周
期が長くなると、カウンタ１１がリセットされる前に、
カウンタ１１からタイムアツプ出力が発せられる。する
と、第４図のフローチャートに示す如く、タイムアツプ
処理によって異常フラグＦはセットされる。
一方、このようにして異常フラグＦがセットされると、
第２図に示すメイン処理では、ステップ（１）の実行結
果はＮｏとなり、続くステップ（４）において、出力回
路７から゛Ｈ″出力が発せられ、ＮＯＲゲート１４を介
して発光ダイオード１５が駆動され、外部へ異常報知が
なされる。
まＩこ、これどともに、出力回路７から得られる異常出
力゛′１−１は、ＯＲゲート１３を介してマイクロプロ
セッサ２のリセット端子Ｒ８Ｔにも供給され、これによ
りマイクロプロセッサ２は強制的にリセットされること
になる。
このように、この実施例では、マイクロコンピュータ１
側に故障が生じた場合には、ウォッチドッグタイマ回路
８の作用によって、マイクロコンピュータ１の動作が強
制的に停止させられ、同時に発光ダイオード１５が点灯
覆ることによって外部へその旨の表示がなされる。
更に、ウォッチドッグタイマ回路８自体が故障した場合
には、前記タイマ回路のカウンタ１１にタイムアツプ出
力が生じ、これに応答してマイクロコンピュータ１から
発せられる異常出力によって、自らの動作も強制的に停
止され、また発光ダイオード１５が点灯されることによ
って、外部へその旨の表示がなされる。
従って、ウォッチドッグタイマ回路８が故障しているこ
とを知らずに、マイクロコンピュータ１が動作を継続し
、このような状態でマイクロコンピュータ１が故障する
という危険を未然に防止することができる。
また、前記タイマ回路の発振源である内部発振回路３が
故障した場合に、同時にマイクロコンピュータ１のシス
テム動作も異常となるため、これによりマイクロプロセ
ッサ２は、ウォッチドッグタイマ回路８のタイムアツプ
出力により強制的にリセットされることになる。
なお、最近のマイクロプロセッサの進歩に伴い、カウン
タ１１はマイクロプロセッサ２に組込まれていることが
多く、この場合はＪ：り一層システムのハードウェアの
故障時の安全性を確保すること、ができる。
また、本発明装置の適用は、プログラマブル・コントロ
ーラに限らず、パソコンあるいはワードプロセッサ等の
マイクロプロセッサ利用装置に適用できることは勿論で
ある。また、この実施例では、故障表示に発光ダイオー
ドを用いたが、ブザー音声その他視覚的に報知できるも
のならなんでも良いことは当然であり、また、マイクロ
プロセッサが自らを強制的にリセット１−る回路を付（
ブ、強制的にリセットするようにしても良い。
【図面の簡単な説明】
第１図はこの発明が適用されたマイクロコンピュータシ
ステムの全体の概略構成を示すブロック図、第２図、第
３図、および第４図はこの発明が適用されたシステムの
構成を示すフローチャート、第５図はウォッチドッグタ
イマ回路のクロック源の出力説明用の波形図である。 １・・・マイクロコンピュータ ２・・・マイクロプロセッサ ３・・・内部発振回路 ８・・・ウォッチドッグタイマ回路 １１・・・つＡツヂドッグタイマ監視用タイマ回路のカ
ウンタ 特許出願人 第１図 第２図 第３図　第４図

Claims (1)

    【特許請求の範囲】
  1. （１）所定のシステムクロックで動作し、かつ所定のシ
    ステムプログラムをマイクロプロセッサで実行するマイ
    クロコンピュータと； 前記マイクロコンピュータの外部に設けられ、かつ前記
    システムクロックとは独立した所定のタイマクロックを
    カウンタにより所定数だけカウントして設定時間を計時
    し、計時完了とともに前記マイクロコンピュータのマイ
    クロプロセッサに強制的にリセットをかけるウォッチド
    ッグタイマ回路とを備え； 前記マイクロプロセッサのシステムプログラムには、シ
    ステム動作が正常なときに限り、前記カウンタに対して
    設定時間前にリセット出力が発せられる処理が含まれて
    なるマイクロコンピュータシステムにおいて； 前記マイクロコンピュータのシステムクロックを所定の
    カウンタにより所定数だ（ノカウントして、前記ウォッ
    チドッグタイマ回路のタイマクロック正常周期よりもわ
    ずかに長い設定時間を計時し、計時完了とともに前記マ
    イクロコンピュータのマイクロプロセッサに割込をかけ
    るタイマ回路を設けるとともに； 前記マイクロコンピュータのシステムプログラムには、
    前記ウォッチドッグタイマのタイマクロックの状態を監
    視し、その前縁もしくは後縁の何れか一方のタイミング
    に応答して前記タイマ回路のカウンタに対して繰り返し
    リセット出力を発する処理と： 前記タイマ回路から割込がかかるのに応答して、外部へ
    異常出力を発する処理とを設けたことを特徴とするマイ
    クロコンピュータシステム。
JP59120583A 1984-06-12 1984-06-12 マイクロコンピユ−タシステム Pending JPS60263235A (ja)

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