JPS60253252A - リ−ドフレ−ムの製造方法 - Google Patents
リ−ドフレ−ムの製造方法Info
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- JPS60253252A JPS60253252A JP60019687A JP1968785A JPS60253252A JP S60253252 A JPS60253252 A JP S60253252A JP 60019687 A JP60019687 A JP 60019687A JP 1968785 A JP1968785 A JP 1968785A JP S60253252 A JPS60253252 A JP S60253252A
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- insulating film
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- lead piece
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000011888 foil Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 11
- 239000008188 pellet Substances 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract 1
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000009751 slip forming Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 28
- 238000012360 testing method Methods 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
にしたリードフレームの製造方法に関する。
リードフレーム半導体装置の製造に当シ、従来は１つの
半導体集積回路素子の各電極にリード片を１本づつ接続
していた。このような製造では多くの手数を必要とする
。この点よシ絶縁フィルム上にその長手方向に沿って複
数のリードフレームを形成し、その各リードフレームに
半導体素子を１個づつ取付けるようにすることにより、
その素子の電極とリード片との同時ボンディングを次々
に自動的に行なうことが提案されている。
半導体集積回路素子の各電極にリード片を１本づつ接続
していた。このような製造では多くの手数を必要とする
。この点よシ絶縁フィルム上にその長手方向に沿って複
数のリードフレームを形成し、その各リードフレームに
半導体素子を１個づつ取付けるようにすることにより、
その素子の電極とリード片との同時ボンディングを次々
に自動的に行なうことが提案されている。
リードフレームの製造は、一般に片面に接着剤が被着さ
れ、かつ長手方向に沿って複数のベレット用孔が等間隔
で予め設けられた厚さ１００μｍ〜２００μｍｌｉ［の
絶縁体フィルムを、赤外線等で加熱してその接着剤を軟
化させ、これに銅等の金属箔を接着し、その金属箔に対
して感光剤塗布、露光、現像、パターンエツチング等の
工程を含む通常のフォトエツチングで上記ベレット孔内
に突出する所要のリード片を形成し、その後この金属箔
１個のリードフレームが作られる。このようにして作ら
れた各リードフレームのリード片の自由端に半導体素子
を接合した後、リード片の他端部を切断することによシ
、リード片付龜の半導体素子が得られる。このようＫし
て半導体素子にリード片を取付ける作業が自動化可能に
なる。このリード片付きの半導体素子は混成集積回路用
基板あるいは一般リードフレーム上に運搬され、各電極
を接着して使用されるか、リード片の接続作業中などに
おいて不良の半導体素子が生じるおそれがある。このた
めの電気的試験を混成集積回路へ搭載後に行ない、不良
品を取換えることはその取換作業が大変なものになる。
れ、かつ長手方向に沿って複数のベレット用孔が等間隔
で予め設けられた厚さ１００μｍ〜２００μｍｌｉ［の
絶縁体フィルムを、赤外線等で加熱してその接着剤を軟
化させ、これに銅等の金属箔を接着し、その金属箔に対
して感光剤塗布、露光、現像、パターンエツチング等の
工程を含む通常のフォトエツチングで上記ベレット孔内
に突出する所要のリード片を形成し、その後この金属箔
１個のリードフレームが作られる。このようにして作ら
れた各リードフレームのリード片の自由端に半導体素子
を接合した後、リード片の他端部を切断することによシ
、リード片付龜の半導体素子が得られる。このようＫし
て半導体素子にリード片を取付ける作業が自動化可能に
なる。このリード片付きの半導体素子は混成集積回路用
基板あるいは一般リードフレーム上に運搬され、各電極
を接着して使用されるか、リード片の接続作業中などに
おいて不良の半導体素子が生じるおそれがある。このた
めの電気的試験を混成集積回路へ搭載後に行ない、不良
品を取換えることはその取換作業が大変なものになる。
一方、絶縁フィルムから離したリード片付半導体素子の
状態でその１個づつに対し電気的試験を行なうことも大
変なことである。このリード片のメッキ層を充分な厚味
にするため、リードフレームは前述したように電解メッ
キをバターニングされた金属箔の表面にほどこして作ら
れる。その九ドフレームは電気的に絶縁分離されること
なく、連続している。このため、絶縁フィルムのリード
片に半導体素子を付けた状態で電気的試験を行なうこと
かで籾ない。絶縁フィルム上にそれぞれ電気的に独立し
たリード片を形成し、これに半導体素子を取付けるなら
ば、絶縁フィルムに半導体素子を取付けた状態で電気的
試験を行なうことができ、よってその試験の自動化も可
能になる。しかしそのようなリード片を電解メッキによ
って作ることはできず、また無電解メッキではリード片
のメッキ層を充分な厚味にすることができない。
状態でその１個づつに対し電気的試験を行なうことも大
変なことである。このリード片のメッキ層を充分な厚味
にするため、リードフレームは前述したように電解メッ
キをバターニングされた金属箔の表面にほどこして作ら
れる。その九ドフレームは電気的に絶縁分離されること
なく、連続している。このため、絶縁フィルムのリード
片に半導体素子を付けた状態で電気的試験を行なうこと
かで籾ない。絶縁フィルム上にそれぞれ電気的に独立し
たリード片を形成し、これに半導体素子を取付けるなら
ば、絶縁フィルムに半導体素子を取付けた状態で電気的
試験を行なうことができ、よってその試験の自動化も可
能になる。しかしそのようなリード片を電解メッキによ
って作ることはできず、また無電解メッキではリード片
のメッキ層を充分な厚味にすることができない。
この発明の目的はリード片を電解メッキを表面に行うこ
とが容易にでき、しかも絶縁フィルム上の各リード片が
電気的に分離されているリードフレームの有効な製造方
法を提供することにある。
とが容易にでき、しかも絶縁フィルム上の各リード片が
電気的に分離されているリードフレームの有効な製造方
法を提供することにある。
この発明は、絶縁体フィルム上に所望のパターンのリー
ド片を設けるリードフレームの製造方法において、少な
くとも複数のリード片を電気的に電気的に絶縁分離する
開孔を設け、この開孔はとなシあう素子に対応するパタ
ーンにおけるリード間どうしを同時に上記絶縁分離する
ことも可能とするリードフレームの製造方法ＫＴｏる。
ド片を設けるリードフレームの製造方法において、少な
くとも複数のリード片を電気的に電気的に絶縁分離する
開孔を設け、この開孔はとなシあう素子に対応するパタ
ーンにおけるリード間どうしを同時に上記絶縁分離する
ことも可能とするリードフレームの製造方法ＫＴｏる。
以下図面を参照して本発明の詳細な説明する。
従来のリードフレーム半導体装置は第１図及び第２図に
示すように絶縁フィルム１の中央部にその長手方向に沿
りて等間隔でベレット用孔２が複数個形成され、各ベレ
ット用孔２の中央と対応してフィルム１０両側部に位置
合せ用小孔６がそれぞれ形成されている。各ペレット用
孔２０周縁部でフィルムＩＫ固着して、孔２の中心に向
って突出して複数のリード片３が設けられる。各ベレッ
ト用孔２の中央部に半導体集積回路索子５が配され、そ
の電極に対応するリード片３の自由端が接着される。リ
ード片３は電解メッキを施すためベレット用孔２を取囲
むフレーム４にリード片３のフィルム側の端は連結され
、フレーム４は隣接のものが順次連結される。
示すように絶縁フィルム１の中央部にその長手方向に沿
りて等間隔でベレット用孔２が複数個形成され、各ベレ
ット用孔２の中央と対応してフィルム１０両側部に位置
合せ用小孔６がそれぞれ形成されている。各ペレット用
孔２０周縁部でフィルムＩＫ固着して、孔２の中心に向
って突出して複数のリード片３が設けられる。各ベレッ
ト用孔２の中央部に半導体集積回路索子５が配され、そ
の電極に対応するリード片３の自由端が接着される。リ
ード片３は電解メッキを施すためベレット用孔２を取囲
むフレーム４にリード片３のフィルム側の端は連結され
、フレーム４は隣接のものが順次連結される。
この従来の装置においてはリード片３及びフレーム４を
電解メッキによシ作った後、位置決め用小孔６によ）絶
縁フィルム１を位置決めして半導体素子５をベレット用
孔２内の所定の位置に配し、更にその各電極にリード片
３の対応するものを同時にボンディングし、次に絶縁フ
ィルム１を所定量移動して同様のことを繰返すことによ
シ自動的に半導体素子及びリード片の接続を行なうこと
ができる。このリード片を接続した各半導体装置を電気
的に試験するには、各リード片が電気的に接続されてい
るため絶縁フィルムｌから分離した後にしか行なえなか
った。
電解メッキによシ作った後、位置決め用小孔６によ）絶
縁フィルム１を位置決めして半導体素子５をベレット用
孔２内の所定の位置に配し、更にその各電極にリード片
３の対応するものを同時にボンディングし、次に絶縁フ
ィルム１を所定量移動して同様のことを繰返すことによ
シ自動的に半導体素子及びリード片の接続を行なうこと
ができる。このリード片を接続した各半導体装置を電気
的に試験するには、各リード片が電気的に接続されてい
るため絶縁フィルムｌから分離した後にしか行なえなか
った。
第３図は、この発明の一実施例による半導体装置の一例
である。この実施例においては、絶縁フィルム１上に金
属箔が接着され、その少なくとも１個部、この例では両
側部にこれに沿って延長した共通導体７．８が形成され
、この共通導体７゜８に対してリード片３が接続線９，
１０をそれぞれ通じて集中的に接続される。各ベレット
用孔２の間において共通導体７．８にそれぞれ集中部ｌ
Ｌ１２が設けられ、各リード片３は近い集中部１１又は
１２に接続線９又は１０にてそれぞれ接続される。リー
ド片３、共通導体７，８、接続＠９，１０゜Ｊｌ中部１
１，１．２Ｆｉ１つのパターンとして形成される。
である。この実施例においては、絶縁フィルム１上に金
属箔が接着され、その少なくとも１個部、この例では両
側部にこれに沿って延長した共通導体７．８が形成され
、この共通導体７゜８に対してリード片３が接続線９，
１０をそれぞれ通じて集中的に接続される。各ベレット
用孔２の間において共通導体７．８にそれぞれ集中部ｌ
Ｌ１２が設けられ、各リード片３は近い集中部１１又は
１２に接続線９又は１０にてそれぞれ接続される。リー
ド片３、共通導体７，８、接続＠９，１０゜Ｊｌ中部１
１，１．２Ｆｉ１つのパターンとして形成される。
なお、リード片３の自由端は半導体素子５の電極１３に
位置を合わせて、パルス電流方式の圧着加熱によシ接着
されるが、リード片３は金等の電解メッキ、半導体素子
の電極１３には金蒸着が施されている。リード片３の電
解メッキには共通導体７，８、集中ｇ１１．１２、接続
＠９，１０を通じて行なわれる。リード片３の自由端と
半導体素子５上の電極１３との正確な位置合せは絶縁体
フィルム１に設けられた位置合せ用小孔６に同程度の外
形寸法を有する円柱形あるいは角柱形のビンを押し込ん
で行なわれる。この小孔６とビンを用−る位置合せはリ
ード片、共通導体、接続線などのパターンを作るための
目合せ露光から全ての工程を通じて使用され、位置合せ
の誤差を最小限に保たれる。
位置を合わせて、パルス電流方式の圧着加熱によシ接着
されるが、リード片３は金等の電解メッキ、半導体素子
の電極１３には金蒸着が施されている。リード片３の電
解メッキには共通導体７，８、集中ｇ１１．１２、接続
＠９，１０を通じて行なわれる。リード片３の自由端と
半導体素子５上の電極１３との正確な位置合せは絶縁体
フィルム１に設けられた位置合せ用小孔６に同程度の外
形寸法を有する円柱形あるいは角柱形のビンを押し込ん
で行なわれる。この小孔６とビンを用−る位置合せはリ
ード片、共通導体、接続線などのパターンを作るための
目合せ露光から全ての工程を通じて使用され、位置合せ
の誤差を最小限に保たれる。
このようにしてリード片３及び半導体素子の電極のボン
ティングが行なわれた後、各リード片を電気的に分解す
るため接続線の各集中部において絶縁フィルムｌに分離
用孔があけられる。即ち第４図に示すように各集中部１
１．１２をそれぞれ含んで分離用孔１４．１５がそれぞ
れ絶縁フィルム１に打抜かれる。この分離用孔１４．１
５の部分で各リード片３は互いに分離され、電気的に絶
縁状態にされる。
ティングが行なわれた後、各リード片を電気的に分解す
るため接続線の各集中部において絶縁フィルムｌに分離
用孔があけられる。即ち第４図に示すように各集中部１
１．１２をそれぞれ含んで分離用孔１４．１５がそれぞ
れ絶縁フィルム１に打抜かれる。この分離用孔１４．１
５の部分で各リード片３は互いに分離され、電気的に絶
縁状態にされる。
この状態では、絶縁フィルム１に各半導体素子５が保持
されたまま、各リード片３は電気的に分離されている。
されたまま、各リード片３は電気的に分離されている。
よって絶縁フィルム１に半導体素子５を保持した状態で
第５図に示す如く、微調接触子１６を各リード片３に接
触させ、リード片を通じて半導体素子５の電気的試験を
行なうことかで龜る。この試験も、位置合せ用小孔６に
て各リード片３と接触子１６とを容易に位置合せて龜、
必要に応じて自動化も容易である。この試験後にリード
片３を切υ、残ったリード片を有する半導体素子５が得
られ、その際に不良素子を除去し、不良素子を混成集積
回路用基板などへ搭載するととを防止で龜る。
第５図に示す如く、微調接触子１６を各リード片３に接
触させ、リード片を通じて半導体素子５の電気的試験を
行なうことかで龜る。この試験も、位置合せ用小孔６に
て各リード片３と接触子１６とを容易に位置合せて龜、
必要に応じて自動化も容易である。この試験後にリード
片３を切υ、残ったリード片を有する半導体素子５が得
られ、その際に不良素子を除去し、不良素子を混成集積
回路用基板などへ搭載するととを防止で龜る。
以上述べたように、この発明のリードフレームの製造方
法によれば、リード片を電解メッキで作ることかで龜、
かつ半導体素子の取付けを自動化でき、しかもその後の
電気的試験も自動化可能である。
法によれば、リード片を電解メッキで作ることかで龜、
かつ半導体素子の取付けを自動化でき、しかもその後の
電気的試験も自動化可能である。
第１図は従来のリードフレームを示す斜視図、第２図は
その連続した平面図、第３図および第４図はこの発明の
一実施例のリードフレームの製造方法を工程順に示すリ
ードフレームの斜視図、第５図は本発明実施例によるリ
ードフレームを用いた半導体装置の電気的試験の状態を
示す斜視図である。 なお図において、１・・・・・・絶縁フィルム、２・・
・・・・ペレット用孔、３・・・・・・リード片、４・
・・・・・フレーム、５・・・・・・半導体集積回路素
子、６・・・・・・位置決め用小孔、７，８・・・・・
・共通導体、９．１０・・・・・・接続線、１１．１２
・・・・・・集中部、１３・・・・・・電極、１４．１
５・・・・・・分離用孔、１６・・・・・・微調接触子
、である。 （９） 手続補正書（方式） ６０４７、−４ 昭和 年 月 日 １、事件の表示 昭和６０年 特許 願第１９６８７号
２、発明の名称 リードフレームの製造方法３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 電話東京（０３）４５６−３１１１（大代表）（連絡先
日本電気株式会社特許部） ５、補正命令の日付 昭和６０年６月２５日（発送日）
６、補正の対象 明細書の図面の簡単な説明の欄７、
補正の内容 明細書第９頁第１１行目〜１３行目［第５
図は・・・・・・・・・を示す斜視図」を削除する。
その連続した平面図、第３図および第４図はこの発明の
一実施例のリードフレームの製造方法を工程順に示すリ
ードフレームの斜視図、第５図は本発明実施例によるリ
ードフレームを用いた半導体装置の電気的試験の状態を
示す斜視図である。 なお図において、１・・・・・・絶縁フィルム、２・・
・・・・ペレット用孔、３・・・・・・リード片、４・
・・・・・フレーム、５・・・・・・半導体集積回路素
子、６・・・・・・位置決め用小孔、７，８・・・・・
・共通導体、９．１０・・・・・・接続線、１１．１２
・・・・・・集中部、１３・・・・・・電極、１４．１
５・・・・・・分離用孔、１６・・・・・・微調接触子
、である。 （９） 手続補正書（方式） ６０４７、−４ 昭和 年 月 日 １、事件の表示 昭和６０年 特許 願第１９６８７号
２、発明の名称 リードフレームの製造方法３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 電話東京（０３）４５６−３１１１（大代表）（連絡先
日本電気株式会社特許部） ５、補正命令の日付 昭和６０年６月２５日（発送日）
６、補正の対象 明細書の図面の簡単な説明の欄７、
補正の内容 明細書第９頁第１１行目〜１３行目［第５
図は・・・・・・・・・を示す斜視図」を削除する。
Claims (1)
- 絶縁体フィルム上に素子に対応するリードを有する所望
のパターンを一定間隔あけて形成するリードフレームの
製造方法において、１つの素子に対応せる前記パターン
の複数のリードどうしが電気的に接続されかつ隣シあう
パターンどうしも電気的に接続されるように絶縁体フィ
ルム上の金属箔をパターニングする工程と、咳バターニ
ングされた金属箔の所定部に開孔を設けることによって
１つの素子に対応するパターンの複数のリードどうしを
絶縁分離すると同時にとなシの素子に対応するパターン
の複数のリードどうしも絶縁分離させることを特徴とす
るリードフレームの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019687A JPS60253252A (ja) | 1985-02-04 | 1985-02-04 | リ−ドフレ−ムの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019687A JPS60253252A (ja) | 1985-02-04 | 1985-02-04 | リ−ドフレ−ムの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18330981A Division JPS5921175B2 (ja) | 1981-11-16 | 1981-11-16 | リ−ドフレ−ムの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253252A true JPS60253252A (ja) | 1985-12-13 |
| JPH0314225B2 JPH0314225B2 (ja) | 1991-02-26 |
Family
ID=12006148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019687A Granted JPS60253252A (ja) | 1985-02-04 | 1985-02-04 | リ−ドフレ−ムの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988009575A1 (en) * | 1987-05-20 | 1988-12-01 | Olin Corporation | Process for providing an improved electroplated tape automated bonding tape and the product produced thereby |
| EP0468275A2 (de) * | 1990-07-23 | 1992-01-29 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Filmträger zur bandautomatischen Verdrahtung |
-
1985
- 1985-02-04 JP JP60019687A patent/JPS60253252A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988009575A1 (en) * | 1987-05-20 | 1988-12-01 | Olin Corporation | Process for providing an improved electroplated tape automated bonding tape and the product produced thereby |
| EP0468275A2 (de) * | 1990-07-23 | 1992-01-29 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Filmträger zur bandautomatischen Verdrahtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314225B2 (ja) | 1991-02-26 |
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