JPS6329414B2 - - Google Patents
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- JPS6329414B2 JPS6329414B2 JP54065156A JP6515679A JPS6329414B2 JP S6329414 B2 JPS6329414 B2 JP S6329414B2 JP 54065156 A JP54065156 A JP 54065156A JP 6515679 A JP6515679 A JP 6515679A JP S6329414 B2 JPS6329414 B2 JP S6329414B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Lead Frames For Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は集積回路の多量製造方法に関する。
従来の半導体素子の多量製造方法としては特公
昭45−1137号公報の如きパンチングメタルフレー
ム方法および特公昭47−3206号公報のフイルムキ
ヤリア方法が知られている。しかしながらこれら
の方法が適用されるのは電力消費の小さいモノリ
シツク集積回路に限られ、また各リード片は自己
支持されなくてはならないのである程度以上に細
くできずピン数の多い大規模集積回路には適して
いないのである。
昭45−1137号公報の如きパンチングメタルフレー
ム方法および特公昭47−3206号公報のフイルムキ
ヤリア方法が知られている。しかしながらこれら
の方法が適用されるのは電力消費の小さいモノリ
シツク集積回路に限られ、また各リード片は自己
支持されなくてはならないのである程度以上に細
くできずピン数の多い大規模集積回路には適して
いないのである。
本発明は斯点に鑑みてなされ従来の欠点を大巾
に改善した集積回路の多量製造方法を実現するも
のであり、以下に第１図乃至第４図を参照して本
発明の一実施例を詳述する。
に改善した集積回路の多量製造方法を実現するも
のであり、以下に第１図乃至第４図を参照して本
発明の一実施例を詳述する。
まず第１図に示す如く、長板状の金属基板１を
準備し、基板１の長手方向に一定間隔でインデツ
クス孔２あるいはスリツト孔３を形成する。金属
基板１としては１mm厚のアルミニウムを用い、例
えば70mm×1000mmの長板サイズとする。インデツ
クス孔２あるいはスリツト孔３はいずれかが形成
され、完成される集積回路が大きいものには第１
図Ｂの如くスリツト孔３を用い、逆に小さいもの
は第１図Ａの如くインデツクス孔２を用いる。こ
のインデツクス孔２あるいはスリツト孔３はプレ
スで打抜かれ、後工程の機械的手段による位置の
割り出しとして用いられる。従つて完成される混
成集積回路の大きさに従つてインデツクス孔２あ
るいはスリツト孔３の間隔が選ばれる、更に詳述
すると第１図Ａは基板１の巾方向の両端にインデ
ツクス孔２を設け、インデツクス孔２で割り出さ
れる区画４に２個の集積回路を備えている。第１
図Ｂは基板１の巾方向に長いスリツト孔３で各区
画４を区切り、区画４に１個の集積回路を形成す
るものである。これから明らかな様に基板１の巾
を標準化することによつて同一サイズの基板１で
様々の大きさの集積回路を形成できる。
準備し、基板１の長手方向に一定間隔でインデツ
クス孔２あるいはスリツト孔３を形成する。金属
基板１としては１mm厚のアルミニウムを用い、例
えば70mm×1000mmの長板サイズとする。インデツ
クス孔２あるいはスリツト孔３はいずれかが形成
され、完成される集積回路が大きいものには第１
図Ｂの如くスリツト孔３を用い、逆に小さいもの
は第１図Ａの如くインデツクス孔２を用いる。こ
のインデツクス孔２あるいはスリツト孔３はプレ
スで打抜かれ、後工程の機械的手段による位置の
割り出しとして用いられる。従つて完成される混
成集積回路の大きさに従つてインデツクス孔２あ
るいはスリツト孔３の間隔が選ばれる、更に詳述
すると第１図Ａは基板１の巾方向の両端にインデ
ツクス孔２を設け、インデツクス孔２で割り出さ
れる区画４に２個の集積回路を備えている。第１
図Ｂは基板１の巾方向に長いスリツト孔３で各区
画４を区切り、区画４に１個の集積回路を形成す
るものである。これから明らかな様に基板１の巾
を標準化することによつて同一サイズの基板１で
様々の大きさの集積回路を形成できる。
次に第２図に示す如くインデツクス孔２あるい
はスリツト孔３で割り出される基板１上の多数の
区画４…４に導電パターン５を形成する。区画４
内には１つあるいは複数の導電パターン５が形成
でき、また異種の導電パターン５を同一区画４内
あるいは異なる区画４に形成できる。
はスリツト孔３で割り出される基板１上の多数の
区画４…４に導電パターン５を形成する。区画４
内には１つあるいは複数の導電パターン５が形成
でき、また異種の導電パターン５を同一区画４内
あるいは異なる区画４に形成できる。
前述した基板１は周知の陽極酸化によつてその
表面に酸化アルミニウム被膜（図示せず）が形成
され、更に基板１の一主面に第４図に示す如く導
電パターン５が形成される。先ず第４図Ａの如く
導電金属箔６例えば銅箔が粘着される。金属箔６
表面はスクリーン印刷によつて所望の導電パター
ン５を露出してレジスト７でマスクされ、貴金属
（金、銀、白金）メツキ層８が第４図Ｂの如く金
属箔６表面にメツキされる。然る後レジストを除
去して貴金属メツキ層８をマスクとして金属箔６
のエツチングを行い第４図Ｃの如く所望の導電パ
ターン５…５が形成される。スクリーン印刷によ
る導電パターン５…５の細さは0.5mmが限界であ
るので、極細配線を必要とするときは周知の写真
蝕刻技術に依り約2μまでの極細導電パターン５
…５が可能となる。極細導電パターン５は従来の
パンチングメタルフレームやフイルムキヤリアで
は出来なかつたが本発明では可能となり、ピン数
の多い大規模集積回路の組立や高周波回路に利用
できる。
表面に酸化アルミニウム被膜（図示せず）が形成
され、更に基板１の一主面に第４図に示す如く導
電パターン５が形成される。先ず第４図Ａの如く
導電金属箔６例えば銅箔が粘着される。金属箔６
表面はスクリーン印刷によつて所望の導電パター
ン５を露出してレジスト７でマスクされ、貴金属
（金、銀、白金）メツキ層８が第４図Ｂの如く金
属箔６表面にメツキされる。然る後レジストを除
去して貴金属メツキ層８をマスクとして金属箔６
のエツチングを行い第４図Ｃの如く所望の導電パ
ターン５…５が形成される。スクリーン印刷によ
る導電パターン５…５の細さは0.5mmが限界であ
るので、極細配線を必要とするときは周知の写真
蝕刻技術に依り約2μまでの極細導電パターン５
…５が可能となる。極細導電パターン５は従来の
パンチングメタルフレームやフイルムキヤリアで
は出来なかつたが本発明では可能となり、ピン数
の多い大規模集積回路の組立や高周波回路に利用
できる。
尚本工程で多層配線が必要なときは形成された
導電パターン５上に更にポリイミドなどの絶縁層
を形成しその上にスクリーン印刷で導電塗料を印
刷して焼成することで実現できる。
導電パターン５上に更にポリイミドなどの絶縁層
を形成しその上にスクリーン印刷で導電塗料を印
刷して焼成することで実現できる。
また本工程で抵抗等の回路素子を組込むときは
周知のスクリーン印刷技術によつて抵抗塗料を金
属基板１に印刷して焼成して形成する。
周知のスクリーン印刷技術によつて抵抗塗料を金
属基板１に印刷して焼成して形成する。
続いて第４図に示す如く、導電パターン５の所
望のパツド５１上に半導体集積回路等の半導体素
子９を導電ペーストを用いて固着し、パツド５１
に隣接する導電パターン５と対応する半導体素子
９の電極とを金あるいはアルミニウム細線でボン
デイングして接続する。
望のパツド５１上に半導体集積回路等の半導体素
子９を導電ペーストを用いて固着し、パツド５１
に隣接する導電パターン５と対応する半導体素子
９の電極とを金あるいはアルミニウム細線でボン
デイングして接続する。
然る後インデツクス孔２あるいはスリツト孔３
を用いて機械的にコマ送りを行いながら測定され
る導電パターン５に通電して半導体素子９および
他の回路素子を含む回路機能検査を行う。斯る検
査で抵抗等が組込まれている場合はフアンクシヨ
ナルトリミングをして回路機能の調整を行い、更
に半導体素子９が所定の回路機能を出さないとき
は半導体素子９を除去して再生を行い歩留の大巾
向上をはかる。また必要ならばボンデイング細線
の接着強度の測定も行なえる。
を用いて機械的にコマ送りを行いながら測定され
る導電パターン５に通電して半導体素子９および
他の回路素子を含む回路機能検査を行う。斯る検
査で抵抗等が組込まれている場合はフアンクシヨ
ナルトリミングをして回路機能の調整を行い、更
に半導体素子９が所定の回路機能を出さないとき
は半導体素子９を除去して再生を行い歩留の大巾
向上をはかる。また必要ならばボンデイング細線
の接着強度の測定も行なえる。
即ち本工程では封止前に回路機能検査を連結さ
れた状態で行なえるので極めて効率よく測定やト
リミングが行なえ且つ不良品の再生もできるので
大巾な歩留向上を達成される。
れた状態で行なえるので極めて効率よく測定やト
リミングが行なえ且つ不良品の再生もできるので
大巾な歩留向上を達成される。
更に斯る検査後半導体素子９および保護を必要
とする回路素子にはシリコンレジンを塗付して素
子およびボンデイング細線を保護する。また斯る
素子はトランスフアモールドにより部分的にモー
ルドができる。
とする回路素子にはシリコンレジンを塗付して素
子およびボンデイング細線を保護する。また斯る
素子はトランスフアモールドにより部分的にモー
ルドができる。
斯上の工程の後金属基板１に連結された状態で
完成された多数の集積回路はプレスによつて金属
基板１から個別集積回路として分離される。この
プレスはインデツクス孔２あるいはスリツト孔３
に従つて機械的に位置を割り出して行なえるので
極めて効率が良い。このプレスでは雄型金型の周
端部のみを基板１に当接させて行うので基板１上
の素子は影響を受けない。
完成された多数の集積回路はプレスによつて金属
基板１から個別集積回路として分離される。この
プレスはインデツクス孔２あるいはスリツト孔３
に従つて機械的に位置を割り出して行なえるので
極めて効率が良い。このプレスでは雄型金型の周
端部のみを基板１に当接させて行うので基板１上
の素子は影響を受けない。
個別集積回路には外部リードが半田付けされた
後樹脂ケースで封止するかエポキシ樹脂のデイピ
ングによつてシールを行つて完成される。
後樹脂ケースで封止するかエポキシ樹脂のデイピ
ングによつてシールを行つて完成される。
本発明に依れば金属基板１を採用しているので
放熱効果が大きく、高耐圧大出力用の半導体素子
９の組込みが可能となる。この結果高耐圧大出力
用のツイントランジスタ、デユアルトランジス
タ、トランジスタアレー、ダイオードアレー、ダ
ーリントン接続カスケード接続が量産化できる利
点を有する。またオペアンプ等のモノリシツク集
積回路とパワートランジスタの組合せやダイオー
ド、トランジスタ・モノリシツク集積回路と
LCR素子の組合せが同一パツケージで量産でき
る利点もある。更に前述した如く異種導電パター
ンを用いれば多機種少量生産も効率化できる。更
にまた連結状態での回路機能検査が可能となるの
でフアンクシヨナルトリミングおよび不良の再生
ができ歩留はほぼ100％となる。最後にインデツ
クス孔あるいはスリツト孔を用いることにより従
来より確立した自動化技術を容易に取り入れるこ
とができ大巾な自動化が達成できる。
放熱効果が大きく、高耐圧大出力用の半導体素子
９の組込みが可能となる。この結果高耐圧大出力
用のツイントランジスタ、デユアルトランジス
タ、トランジスタアレー、ダイオードアレー、ダ
ーリントン接続カスケード接続が量産化できる利
点を有する。またオペアンプ等のモノリシツク集
積回路とパワートランジスタの組合せやダイオー
ド、トランジスタ・モノリシツク集積回路と
LCR素子の組合せが同一パツケージで量産でき
る利点もある。更に前述した如く異種導電パター
ンを用いれば多機種少量生産も効率化できる。更
にまた連結状態での回路機能検査が可能となるの
でフアンクシヨナルトリミングおよび不良の再生
ができ歩留はほぼ100％となる。最後にインデツ
クス孔あるいはスリツト孔を用いることにより従
来より確立した自動化技術を容易に取り入れるこ
とができ大巾な自動化が達成できる。
第１図乃至第３図は本発明を説明する上面図、
第４図は本発明の導電パターンの形成方法を説明
する断面図である。 主な図番の説明、１は金属基板、２はインデツ
クス孔、３はスリツト孔、４…４は区画、５は導
電パターン、９は半導体素子である。
第４図は本発明の導電パターンの形成方法を説明
する断面図である。 主な図番の説明、１は金属基板、２はインデツ
クス孔、３はスリツト孔、４…４は区画、５は導
電パターン、９は半導体素子である。
Claims (1)
- 【特許請求の範囲】 １ 長板状の金属基板に間隔を設けてインデツク
ス孔あるいはスリツト孔を設け、該インデツクス
孔あるいはスリツト孔で割り出される多数の区画
内に夫々前記金属基板とは絶縁処理された導電パ
ターンを形成し、各導電パターン上の所望位置に
少くとも半導体素子を固着し且つボンデイング細
線による各導電パターンとの接続を行い、前記半
導体素子を含む回路機能検査を行つた後に前記金
属基板から個別集積回路に分離することを特徴と
する集積回路の多量製造方法。 ２ 特許請求の範囲第１項に於いて前記区画内に
複数の導電パターンを配置することを特徴とする
集積回路の多量製造方法。 ３ 特許請求の範囲第１項に於いて前記区画に異
種導電パターンを配置することを特徴とする集積
回路の多量製造方法。 ４ 特許請求の範囲第１項に於いて前記導電パタ
ーンを極細配線とすることを特徴とする集積回路
の多量製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6515679A JPS55157245A (en) | 1979-05-25 | 1979-05-25 | Mass producing method of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6515679A JPS55157245A (en) | 1979-05-25 | 1979-05-25 | Mass producing method of integrated circuit |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9716085A Division JPS60242631A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
| JP60097161A Division JPS60242632A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
| JP9715985A Division JPS60242630A (ja) | 1985-05-07 | 1985-05-07 | 集積回路の多量製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157245A JPS55157245A (en) | 1980-12-06 |
| JPS6329414B2 true JPS6329414B2 (ja) | 1988-06-14 |
Family
ID=13278728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6515679A Granted JPS55157245A (en) | 1979-05-25 | 1979-05-25 | Mass producing method of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157245A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242632A (ja) * | 1985-05-07 | 1985-12-02 | Sanyo Electric Co Ltd | 集積回路の多量製造方法 |
| JPS60242630A (ja) * | 1985-05-07 | 1985-12-02 | Sanyo Electric Co Ltd | 集積回路の多量製造方法 |
| JPS60242631A (ja) * | 1985-05-07 | 1985-12-02 | Sanyo Electric Co Ltd | 集積回路の多量製造方法 |
| EP1398622A1 (fr) * | 2002-09-03 | 2004-03-17 | SCHLUMBERGER Systèmes | Méthode d'éclairage |
-
1979
- 1979-05-25 JP JP6515679A patent/JPS55157245A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157245A (en) | 1980-12-06 |
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