JPS6024772A - 画情報表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明のゐする技術分管の説明〕 本発明は画情報表示制御装置、特に、交換および伝送処
理中のファクシミリ画情報４１時的に監視するのに適す
る画情報表示制御装置に関する。

〔従来技術の説明〕

従来のこの種の画情報表示制御装置の一例のブロック図
を第１図に示す。端子ａにファクシミリ画情報を、端子
すに制御クロック信号ケ、端子Ｃに制御信号をそれぞれ
入力し、端子ｄにビデオ画信号を出力する。各端子ａ、
ｂ、ｃのこれら入力信号はラインメモリ書込制御回路１
に与えられ。

ラインメモリ書込制御回路１の出力はラインメモリ２に
与えられる。

ラインメモリ２は、１ラインが１２３７ビツトからなる
画情報ｆ：２ライン分記憶できる２面構成のメモリであ
るビット間引き制御回路１６は、１ラインあたり１２３
７　ビットの容量を有するラインメモリ２に通常のファ
クシミリ画の１ライン分の画情報３７１２　ビットを３
ビツトおきに１ビツト入力される。ラインメモリ２の読
出出力は、ノ（ス制御回路３を介して両図メモリ４に刊
、き込まれる。画面メモリ４は％　１ライン分の画情報
ｆｔ１０２４ライン分記憶できる１２３７ピツト／ライ
ン×１０２４ラインメモリである。このため、ライン間
引き制御回路１７は、１０２４ラインの答量全イイする
画面メモリ４に通常のファクシミリ画の２１５６ライン
の画情報を２ラインおきに１ライン入力させるように、
ラインメモリ読出制御回路７によシラインメモリ２のラ
イン間引き制御を行なう。

画面メモリ４の読出出力は、１ドツトビデオ信号合成回
路５に与えられ、１ドツトを１輝点として、ビデオ信号
出力回路６を介して端子ｄに送出されるように構成され
ている。画面メモリ４のアドレス信号は、アドレス選択
回路８から与えられる。このアドレス選択回路８は、メ
モリ開通制御回路９の発生するライトアドレス、バスｆ
ｌｉｌｌ　ｉｌｌ　回、Ｅ６１０の発生するりフレッシ
ュアドレスおよびビデオリード制御回路１１により制御
される相似アドレス制御回路１２の発生する読出アドレ
スのいずれか一つを選択する。メモリ書込制御回路９％
バス制御回路１０．相似アドレス制御回路１２、アドレ
ス選択回路８およびラインメモリ読出制御回路７は同期
して動作するように構成され、このための同期信号は、
同期タイミング回路１３より供給される。同期タイミン
グ回路１３には、クロック発生回路１４およびビデオ同
期信号発生回路１５の信号が与えられる。

このような従来構成においては、１ファクシミリ画面の
容量しかないため、１枚目のファクシミリ画情報をモニ
タ面に表示しているときに２枚目のファクシミリ画情報
の受信を開始するためには１画面メモリ４から１枚目の
ファクシミリ画情報を消して２枚目のファクシミリ画情
報を画面メモリ４にピット間引きおよびライン間引き制
御して畏き込みながらモニタ面に表示させる必要があり
％　１度画面メモリから消したファクシミリ画をファク
シミリ画情報が伝送されていない時間帯を利用して再表
示させることができず、保守・運用面で不便であるとい
う欠点があった。

〔発明の詳細な説明〕

本発明の目的は、上記の欠点を除去し、連続して送信さ
れているファクシミリ画の原稿を相似形を保つように適
切なビットおよびライン、間引きをしながら画情報を圧
縮し、複数の画面メモリに順次蓄積しておき、ファクシ
ミリ画が送信されていない時間を利用して複数の画面メ
モリに蓄積されているファクシミリ画情報を再表示させ
ることのできる画情報表示制御装置を提供するものであ
る。

〔発明の構成〕

本発明の装置は電気信号として送信されている各ファク
シミリ画情報のうちの１ラインの画情報から予め定めた
粗さでビラトラ間引きするピット間引き制御回路と、前
記ファクシミリ画情報から予め定めた粗さでラインを間
引きするライン間引き制御回路と、該ライン間引き制御
回路および前記ビット間引き制御回路による制御のもと
に前記１ラインの画情報に対する粗い画情報を記憶する
ラインメモリと、それぞれが前記１ファクシミリ画情報
に対する粗い画情報ケ記憶するための複数個の１画面メ
モリと、該１画面メモＩＪ　？順次に選択して前記ライ
ンメモリが記憶している前記１ライン分の粗い画情報を
定められたアドレスに書き込む１画面メモリ選択書込制
御回路と、前記１画面メモリのいずれかを選択して前記
１ファクシミリ画情報に対する粗い画情報をファクシミ
リ送信原稿と相似形となるように表示ドツト数と表示ラ
イン数をビデオ同期信号に同期して飛越走査制御により
読み出す１画面メモリｒ’ｆＵ択表示制御回路と、前記
ファクシミリ画情報の入力のない時間に各１画面メモリ
を前記１画面メモリ選択表示制御回路により順次再表示
させる再表示スイッチとを設けたことを特徴とする。

〔この発明の詳細な説明〕

次に、ファクシミリ送信機とファクシミリ受信機間で画
情報の伝送中にこの画情報を監視するために用いられる
５本発明の一実施例について第２図を参照して説明する
。第２図において第１図の記号番号と同じ記号のブロッ
クは、同一機能を有するものである。

本実施例は、ラインメモリ書込制御回路１と。

ラインメモリ２と、Ｎ個の１画面メモリ４−１゜４−２
〜４−Ｎと、１ビットビデオ信号合成回路５と、ビデオ
信号出力ｒＥ１に’に６と、ラインメモリ読出制御回路
７と、アドレス選択回路８と、メモリ書込制御回路９と
、バス制御回路１０と、ビデオリード制御回路１１と、
相似アドレス制御回路１２と、同期タイミング回路１３
と、タロツク発生回路１４と、ビデオ同期信号発生回路
１５と、ビット間引き制御回路１６と、ライン間引き制
御回路１７と、１画面メモリ選択書込制御回路１８と、
１画面メモリ選択表示制御回路１９と、再表示スイッチ
２０とから描成されている。

本装置において、端子ａにファクシミリ画情報を、端子
すに制御クロック信号を、端子Ｃに制御信号をそれぞれ
入力し、端子ｄにビデオ画信号を出力する。各端子ａ、
ｂおよびＣのこれら入力信号は、ラインメモリ書込制御
回路１に与えられ。

ラインメモリ書込制御回路１の出力はラインメモリ２に
与えられる。

ｌファクシミリ画の画情報は３７１２ビツト／１ライン
Ｘ２１５６ラインで購成されているものを考えている。

ラインメモリ２は％　１ライン分の画情報を２ライン分
記憶できる１２３７ビツトの２面構成のメモリである。

したがって、ビット間引き制御回路ＩＣに端子すおよび
Ｃからの制御クロックおよび制御信号が与えられると、
ビット間引き制御回路１６によって、１ラインあたり１
２３７　ビットの容量を有するラインメモリ２に、ファ
クシミリ画の１ライン分の画情報３７１２ビツトを３ビ
ツトおきに１ビツト入方させる、ビット間引き制御が行
なわれる。

ラインメモリ２の読出出力は、１画面メモリ遮択書込制
御回路１８を介して、１枚目のファクシミリ画であれば
＃１の１画面メモリ４−１に与えられている。この＃１
の画面メモリ４−１ｉ１ライン分の画情報を１０２４ラ
イン分蓄〃ｔできる１２３７ビツト／ラインｘ１０２４
ラインのメモリである。したがって、ライン間引き制御
回路１７−　に端子す、ｃの入力信号が与えられ、この
ライン間引き制御回路１７とラインメモリ続出制御回路
７とにより、１０２４　ラインのラインアドレスを有す
る＃１の１画面メモリ４−１１Ｃ，１枚目のファクシミ
リ画の２１５６ラインの画情報が％２ラインおきに１ラ
イン入力させるライン間引き制御されながら書き込まれ
る。

１枚目のファクシミリ画信号をすべて＃１の１画面メモ
リ４−１に書き込ませると、２枚目のファクシミリ画信
号を＃２の１画面メモリ４−２に書き込ませるために、
１画面メモリ選択書込制御て送信されてくる２枚目のフ
ァクシミリ画信号も１枚目のファクシミリ画信号と同様
の制御にょジ＃２の１画面メモリ′４−２に乱込ませる
。

このようにして、連続して送信されてくるファクシミリ
画信号は、１画面メモリ選択書込制御回路１８によ！ｌ
ｌｌｌ最大８壕目が＃Ｎの１画面４メ％　ＩＪ　４−１
〜４−ＮＶｃ書き込丑れる。この＃１〜＃Ｎの１画面メ
モリ４−１〜４−Ｎの続出出力は、ビデオリード制御回
路１１の制御のもとで、相似アドレス制御回路１２の発
生する読出アドレスにＪ：ハブイスプレイ装置へ読出し
表示するために、１０２４　ラインＸ１２３７　ドツト
をテレビジョンの飛越走査制御によって読み出しＳ　１
画面メモリ選択表示制御回路１９を介して、１ドツトを
１輝点として１ドツトビデオ信号合成回路５に与えられ
、１ドツ）ｆ：ｌ輝点としてビデオ信号出力回路６を介
して出力端子ｄに送出されるように制御されている。１
画面メモリ選択表示制御回路１９はいずれかの１画面メ
モリにファクシミリ画情報を書込み中の場合にＪ込み中
の１画面メモリを選択し、書込み中の画信号をビデオ信
号として端子ｄに送出している。

＃１〜＃Ｎの１画面メモリ４−１〜４−Ｎのアドレス信
号はアドレス選択回路８を介して１画面メモリ選択書込
制御回路１８および１画面メモリ選択表示制御回路１９
から与えられる。このアドレス選択回路８は、メモリ書
込制御回路９の発生するライトアドレス、バス制御回路
１０の発生するりフレッシーアドレスおよびビデオリー
ド制御回路１１により制御され相似アドレス制御回路１
２０発生する読出アドレスのいずれかを選択するという
１時分割メモリアドレス制御分行なっている。メモリ書
込制御回路９％バス制御回路１０、相似アドレス制御回
路１２、アドレス選択回路８およびラインメモリ読出制
御回路７は同期して動作するように構成され、このため
の同期信号は、同期タイミング回路１３より供給されて
いる。この同期タイミング回路１３には、クロック発生
回路１４およびビデオ同期信号発生回路１５の信号が与
えられている。

次にファクシミリ画情報の入力のない時間全利用して＃
１〜＃Ｎの１画面メモリ４−１〜４−Ｎに蓄ｎｔされて
いるファクシミリ画情ｆ１．：ｉＨの１画面メモリ４−
１から順次に再表示させるため、再表示スイッチ２０を
操作し、再表示モードにセットする。再表示モードにな
ると、１画面メモリ選択表示制御回路１９は再表示スイ
ッチ２ｏの指示により再表示させる１画面メモリを選択
する。この時に再表示スイッチ２０ｉ’ｊ：＃１の１画
面メモリ４−１から＃Ｎの１画面メモ＋７４−Ｎまでを
順次選択できる。このようにすれば、次にファクシミリ
画が送信される時間になるまでは１．ｉ′Ｊ）表示モー
ドにより任意の送信済のファクシミリ画を再表示させる
ことができる。

ファクシミリ画が送信される時間になる前に。

再表示スイッチ２０により再表示モードをリセットし、
＃１〜＃Ｎの１画面メモリ４−１〜４−Ｎをすべてメモ
リクリアし、１枚目のファクシミリ画情報は＃１の１画
面メモリ４−１に書き込ませるように初期状態に戻して
おく。

〔発明の詳細な説明〕

本発明によれば、以上説明したように、ファクシミリ画
が連続して伝送されている時には、そのファクシミリ画
情報を適切に圧縮してすべてのファクシミリ画を画面メ
モリに蓄積させながら同時にディスプレイ装置に表示さ
せ、またファクシミリ画が伝送されていない時間を利用
して、任意の伝送済のファクシミリ画を再表示すること
が可能となり、交換および伝送処理中のファクシミリ画
情報を有効に監視することが可能になり保守・運用の面
において得られる効果は大きい。

【図面の簡単な説明】

第１図は従来の一例、第２図は本発明の一実施例をそれ
ぞれ示す。 １・・・・・・ラインメモリ読出制御回路、２・・・・
・・ラインメモリ、３・・・・・・バス制御回路、４・
・・・・・画面メモリ、４−１．４−２．〜４−Ｎ・・
・・・・１画面メモリ。 ５・・・・・・１ドツトビデオ信号合成回路、６・・団
・ビデオ信号出力回路、７・・・・・・ラインメモリ読
出制御回路、８・・・・・・アドレス選択回路、９・旧
・・メモＶ書込制御回路、１０・・・・・・バス制御回
路％　１１・・印・ビデオリード制御回路、１２・旧・
・相似アドレス制御回路、１３・・・・・・同期タイミ
ング回路、１４・川・・クロック発生回路、１５・・・
・・・ビデオ同期信号発生回路、１６・・・・・・ビッ
ト間引き制御１回路、１７・旧・・ライン間引き制御回
路、１８・・・・・・１画面メモリ選択書込制御回路、
１９・・・・・・１画面メモリ選択表示制御回路、２０
・・−・・・再表示スイッチ。 代理人　弁理士　内　原　晋

Claims (1)

1. 【特許請求の範囲】 電気信号として送信されている各ファクシミリ画情報の
   うちの１ラインの画情報から予め定めた粗さでビットを
   間引きするビット間引き制御回路と、前記ファクシミリ
   画情報から予め定めた粗さでラインを間引きするライン
   間引き制御回路と、該ライン間引き制御回路および前記
   ビット間引き制御回路による制御のもとに前記１ライン
   の画情報に対する粗い画情報を記憶するラインメモリと
   。 それぞれが前記１ファクシミリ画情報に対する粗い画情
   報を記憶するための複数個の１画面メモリと、該１画面
   メモリを順次に選択して前記ラインメモリが記憶してい
   る前記１ライン分の粗い画情報を定められたアドレスに
   書き込む１画面メモリ選択書込制御回路と、前記１画面
   メモリのいずれかを選択して前記１ファクシミリ画情＠
   に対する粗い画情報を７アクシミリ送信原稿と相似形と
   なるように表示ドツト数と表示ライン数ケビデオ同期信
   号に同期して飛越走査制御により読み出す１画面メモリ
   選択表示制御回路と、前記ファクシミリ画情報の入力の
   ない時間に各１画面メモリを前記１画面メモリ選択表示
   制御回路により順次再表示させる再表示スイッチとを設
   けたことを特徴とする画情報表示制御袋「℃。