JPS6024772A - Picture information display control device - Google Patents
Picture information display control deviceInfo
- Publication number
- JPS6024772A JPS6024772A JP58132319A JP13231983A JPS6024772A JP S6024772 A JPS6024772 A JP S6024772A JP 58132319 A JP58132319 A JP 58132319A JP 13231983 A JP13231983 A JP 13231983A JP S6024772 A JPS6024772 A JP S6024772A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- image information
- memory
- line
- screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Facsimile Image Signal Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明のゐする技術分管の説明〕
本発明は画情報表示制御装置、特に、交換および伝送処
理中のファクシミリ画情報４１時的に監視するのに適す
る画情報表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Description of the technical branch of the invention] The present invention relates to an image information display control device, and more particularly to an image information display control device suitable for temporarily monitoring facsimile image information 41 during exchange and transmission processing. Regarding equipment.
従来のこの種の画情報表示制御装置の一例のブロック図
を第１図に示す。端子ａにファクシミリ画情報を、端子
すに制御クロック信号ケ、端子Ｃに制御信号をそれぞれ
入力し、端子ｄにビデオ画信号を出力する。各端子ａ、
ｂ、ｃのこれら入力信号はラインメモリ書込制御回路１
に与えられ。A block diagram of an example of a conventional image information display control device of this type is shown in FIG. Facsimile image information is input to terminal a, a control clock signal is input to terminal A, a control signal is input to terminal C, and a video image signal is output to terminal d. Each terminal a,
These input signals b and c are sent to the line memory write control circuit 1.
given to.
ラインメモリ書込制御回路１の出力はラインメモリ２に
与えられる。The output of line memory write control circuit 1 is given to line memory 2.
ラインメモリ２は、１ラインが１２３７ビツトからなる
画情報ｆ：２ライン分記憶できる２面構成のメモリであ
るビット間引き制御回路１６は、１ラインあたり１２３
７ ビットの容量を有するラインメモリ２に通常のファ
クシミリ画の１ライン分の画情報３７１２ ビットを３
ビツトおきに１ビツト入力される。ラインメモリ２の読
出出力は、ノ（ス制御回路３を介して両図メモリ４に刊
、き込まれる。画面メモリ４は％ １ライン分の画情報
ｆｔ１０２４ライン分記憶できる１２３７ピツト／ライ
ン×１０２４ラインメモリである。このため、ライン間
引き制御回路１７は、１０２４ラインの答量全イイする
画面メモリ４に通常のファクシミリ画の２１５６ライン
の画情報を２ラインおきに１ライン入力させるように、
ラインメモリ読出制御回路７によシラインメモリ２のラ
イン間引き制御を行なう。The line memory 2 is a two-sided memory that can store image information f: 2 lines of 1237 bits per line.The bit thinning control circuit 16 stores 1237 bits per line.
3712 bits of picture information for one line of a normal facsimile picture is stored in the line memory 2, which has a capacity of 7 bits.
One bit is input every other bit. The readout output of the line memory 2 is written to the memory 4 via the control circuit 3.The screen memory 4 can store 1024 lines of picture information for 1 line x 1237 pits/line x 1024 Therefore, the line thinning control circuit 17 inputs image information of 2156 lines of a normal facsimile image every 2 lines into the screen memory 4, which has a full response capacity of 1024 lines.
The line memory read control circuit 7 performs line thinning control of the line memory 2.
画面メモリ４の読出出力は、１ドツトビデオ信号合成回
路５に与えられ、１ドツトを１輝点として、ビデオ信号
出力回路６を介して端子ｄに送出されるように構成され
ている。画面メモリ４のアドレス信号は、アドレス選択
回路８から与えられる。このアドレス選択回路８は、メ
モリ開通制御回路９の発生するライトアドレス、バスｆ
ｌｉｌｌ ｉｌｌ 回、Ｅ６１０の発生するりフレッシ
ュアドレスおよびビデオリード制御回路１１により制御
される相似アドレス制御回路１２の発生する読出アドレ
スのいずれか一つを選択する。メモリ書込制御回路９％
バス制御回路１０．相似アドレス制御回路１２、アドレ
ス選択回路８およびラインメモリ読出制御回路７は同期
して動作するように構成され、このための同期信号は、
同期タイミング回路１３より供給される。同期タイミン
グ回路１３には、クロック発生回路１４およびビデオ同
期信号発生回路１５の信号が与えられる。The readout output of the screen memory 4 is applied to a one-dot video signal synthesis circuit 5, and is configured to be sent to a terminal d via a video signal output circuit 6, with one dot as one bright spot. The address signal for the screen memory 4 is given from an address selection circuit 8. This address selection circuit 8 selects the write address generated by the memory opening control circuit 9 and the bus f.
lill ill times, either one of the fresh address generated by E610 and the read address generated by the similar address control circuit 12 controlled by the video read control circuit 11 is selected. Memory write control circuit 9%
Bus control circuit 10. The similar address control circuit 12, the address selection circuit 8, and the line memory read control circuit 7 are configured to operate synchronously, and the synchronization signal for this is as follows.
It is supplied from the synchronous timing circuit 13. The synchronization timing circuit 13 is supplied with signals from a clock generation circuit 14 and a video synchronization signal generation circuit 15.
このような従来構成においては、１ファクシミリ画面の
容量しかないため、１枚目のファクシミリ画情報をモニ
タ面に表示しているときに２枚目のファクシミリ画情報
の受信を開始するためには１画面メモリ４から１枚目の
ファクシミリ画情報を消して２枚目のファクシミリ画情
報を画面メモリ４にピット間引きおよびライン間引き制
御して畏き込みながらモニタ面に表示させる必要があり
％ １度画面メモリから消したファクシミリ画をファク
シミリ画情報が伝送されていない時間帯を利用して再表
示させることができず、保守・運用面で不便であるとい
う欠点があった。In such a conventional configuration, since the capacity is only for one facsimile screen, it is necessary to start receiving the second facsimile image information while the first facsimile image information is being displayed on the monitor screen. It is necessary to delete the first facsimile image information from the screen memory 4 and display the second facsimile image information on the monitor screen while controlling the pit thinning and line thinning in the screen memory 4. The facsimile image deleted from the memory cannot be redisplayed during a period when facsimile image information is not being transmitted, which is inconvenient in terms of maintenance and operation.
本発明の目的は、上記の欠点を除去し、連続して送信さ
れているファクシミリ画の原稿を相似形を保つように適
切なビットおよびライン、間引きをしながら画情報を圧
縮し、複数の画面メモリに順次蓄積しておき、ファクシ
ミリ画が送信されていない時間を利用して複数の画面メ
モリに蓄積されているファクシミリ画情報を再表示させ
ることのできる画情報表示制御装置を提供するものであ
る。An object of the present invention is to eliminate the above-mentioned drawbacks, compress image information while thinning out appropriate bits and lines so as to keep similar shapes of facsimile image originals that are being sent continuously, and To provide an image information display control device that can sequentially store facsimile image information in a memory and redisplay facsimile image information stored in a plurality of screen memories by using the time when facsimile images are not being transmitted. .
本発明の装置は電気信号として送信されている各ファク
シミリ画情報のうちの１ラインの画情報から予め定めた
粗さでビラトラ間引きするピット間引き制御回路と、前
記ファクシミリ画情報から予め定めた粗さでラインを間
引きするライン間引き制御回路と、該ライン間引き制御
回路および前記ビット間引き制御回路による制御のもと
に前記１ラインの画情報に対する粗い画情報を記憶する
ラインメモリと、それぞれが前記１ファクシミリ画情報
に対する粗い画情報ケ記憶するための複数個の１画面メ
モリと、該１画面メモＩＪ ？順次に選択して前記ライ
ンメモリが記憶している前記１ライン分の粗い画情報を
定められたアドレスに書き込む１画面メモリ選択書込制
御回路と、前記１画面メモリのいずれかを選択して前記
１ファクシミリ画情報に対する粗い画情報をファクシミ
リ送信原稿と相似形となるように表示ドツト数と表示ラ
イン数をビデオ同期信号に同期して飛越走査制御により
読み出す１画面メモリｒ’ｆＵ択表示制御回路と、前記
ファクシミリ画情報の入力のない時間に各１画面メモリ
を前記１画面メモリ選択表示制御回路により順次再表示
させる再表示スイッチとを設けたことを特徴とする。The apparatus of the present invention includes a pit thinning control circuit that thins out bits to a predetermined roughness from one line of image information of each facsimile image information transmitted as an electrical signal, and a pit thinning control circuit that thins out the bits to a predetermined roughness from the facsimile image information. a line thinning control circuit that thins out lines, a line memory that stores rough image information for the one line of image information under the control of the line thinning control circuit and the bit thinning control circuit; A plurality of one-screen memories for storing coarse image information for image information, and one-screen memo IJ? a 1-screen memory selection write control circuit that sequentially selects and writes the coarse image information for the 1 line stored in the line memory to a predetermined address; a 1-screen memory r'fU selection display control circuit that reads out coarse image information for 1 facsimile image information by interlaced scanning control in synchronization with a video synchronization signal to read out the number of display dots and the number of display lines so that the rough image information is similar to that of a facsimile transmission document; The present invention is characterized in that a re-display switch is provided for causing the one-screen memory selection and display control circuit to sequentially re-display each one-screen memory during a time when the facsimile image information is not input.
次に、ファクシミリ送信機とファクシミリ受信機間で画
情報の伝送中にこの画情報を監視するために用いられる
５本発明の一実施例について第２図を参照して説明する
。第２図において第１図の記号番号と同じ記号のブロッ
クは、同一機能を有するものである。Next, an embodiment of the present invention, which is used to monitor image information during transmission between a facsimile transmitter and a facsimile receiver, will be described with reference to FIG. In FIG. 2, blocks with the same symbol numbers as those in FIG. 1 have the same functions.
本実施例は、ラインメモリ書込制御回路１と。In this embodiment, a line memory write control circuit 1 is used.
ラインメモリ２と、Ｎ個の１画面メモリ４−１゜４−２
〜４−Ｎと、１ビットビデオ信号合成回路５と、ビデオ
信号出力ｒＥ１に’に６と、ラインメモリ読出制御回路
７と、アドレス選択回路８と、メモリ書込制御回路９と
、バス制御回路１０と、ビデオリード制御回路１１と、
相似アドレス制御回路１２と、同期タイミング回路１３
と、タロツク発生回路１４と、ビデオ同期信号発生回路
１５と、ビット間引き制御回路１６と、ライン間引き制
御回路１７と、１画面メモリ選択書込制御回路１８と、
１画面メモリ選択表示制御回路１９と、再表示スイッチ
２０とから描成されている。Line memory 2 and N single screen memories 4-1゜4-2
4-N, 1-bit video signal synthesis circuit 5, video signal output rE1 to 6, line memory read control circuit 7, address selection circuit 8, memory write control circuit 9, and bus control circuit. 10, a video read control circuit 11,
Similar address control circuit 12 and synchronous timing circuit 13
, a tarlock generation circuit 14 , a video synchronization signal generation circuit 15 , a bit thinning control circuit 16 , a line thinning control circuit 17 , a one-screen memory selection write control circuit 18 ,
It is drawn from a one-screen memory selection display control circuit 19 and a redisplay switch 20.
本装置において、端子ａにファクシミリ画情報を、端子
すに制御クロック信号を、端子Ｃに制御信号をそれぞれ
入力し、端子ｄにビデオ画信号を出力する。各端子ａ、
ｂおよびＣのこれら入力信号は、ラインメモリ書込制御
回路１に与えられ。In this apparatus, facsimile image information is input to terminal a, a control clock signal is input to terminal S, a control signal is input to terminal C, and a video image signal is output to terminal d. Each terminal a,
These input signals b and C are applied to line memory write control circuit 1.
ラインメモリ書込制御回路１の出力はラインメモリ２に
与えられる。The output of line memory write control circuit 1 is given to line memory 2.
ｌファクシミリ画の画情報は３７１２ビツト／１ライン
Ｘ２１５６ラインで購成されているものを考えている。The image information of facsimile images is assumed to be purchased at 3712 bits/1 line x 2156 lines.
ラインメモリ２は％ １ライン分の画情報を２ライン分
記憶できる１２３７ビツトの２面構成のメモリである。The line memory 2 is a 1237-bit two-sided memory that can store image information for 1 line and 2 lines.
したがって、ビット間引き制御回路ＩＣに端子すおよび
Ｃからの制御クロックおよび制御信号が与えられると、
ビット間引き制御回路１６によって、１ラインあたり１
２３７ ビットの容量を有するラインメモリ２に、ファ
クシミリ画の１ライン分の画情報３７１２ビツトを３ビ
ツトおきに１ビツト入方させる、ビット間引き制御が行
なわれる。Therefore, when the control clock and control signal from the terminals C and C are given to the bit thinning control circuit IC,
1 per line by the bit thinning control circuit 16
Bit thinning control is performed to input 3712 bits of image information for one line of a facsimile image into the line memory 2 having a capacity of 237 bits, one bit every three bits.
ラインメモリ２の読出出力は、１画面メモリ遮択書込制
御回路１８を介して、１枚目のファクシミリ画であれば
＃１の１画面メモリ４−１に与えられている。この＃１
の画面メモリ４−１ｉ１ライン分の画情報を１０２４ラ
イン分蓄〃ｔできる１２３７ビツト／ラインｘ１０２４
ラインのメモリである。したがって、ライン間引き制御
回路１７− に端子す、ｃの入力信号が与えられ、この
ライン間引き制御回路１７とラインメモリ続出制御回路
７とにより、１０２４ ラインのラインアドレスを有す
る＃１の１画面メモリ４−１１Ｃ，１枚目のファクシミ
リ画の２１５６ラインの画情報が％２ラインおきに１ラ
イン入力させるライン間引き制御されながら書き込まれ
る。The readout output of the line memory 2 is given to the #1 single-screen memory 4-1 via the single-screen memory blocking write control circuit 18 if it is the first facsimile image. This #1
Screen memory 4-1i can store 1024 lines of picture information for 1 line, 1237 bits/line x 1024
Line memory. Therefore, the line thinning control circuit 17- is given an input signal at the terminals S, C, and the line thinning control circuit 17 and the line memory successive control circuit 7 control the #1 one-screen memory 4 having the line address of 1024 lines. -11C, 2156 lines of image information of the first facsimile image are written under line thinning control such that one line is input every %2 lines.
１枚目のファクシミリ画信号をすべて＃１の１画面メモ
リ４−１に書き込ませると、２枚目のファクシミリ画信
号を＃２の１画面メモリ４−２に書き込ませるために、
１画面メモリ選択書込制御て送信されてくる２枚目のフ
ァクシミリ画信号も１枚目のファクシミリ画信号と同様
の制御にょジ＃２の１画面メモリ′４−２に乱込ませる
。When all the facsimile image signals of the first sheet are written to the single screen memory 4-1 of #1, in order to write the facsimile image signals of the second sheet to the single screen memory 4-2 of #2,
The second facsimile image signal transmitted under the one-screen memory selection write control is also disturbed into the one-screen memory '4-2 of number 2 under the same control as the first facsimile image signal.
このようにして、連続して送信されてくるファクシミリ
画信号は、１画面メモリ選択書込制御回路１８によ！ｌ
ｌｌｌ最大８壕目が＃Ｎの１画面４メ％ ＩＪ ４−１
〜４−ＮＶｃ書き込丑れる。この＃１〜＃Ｎの１画面メ
モリ４−１〜４−Ｎの続出出力は、ビデオリード制御回
路１１の制御のもとで、相似アドレス制御回路１２の発
生する読出アドレスにＪ：ハブイスプレイ装置へ読出し
表示するために、１０２４ ラインＸ１２３７ ドツト
をテレビジョンの飛越走査制御によって読み出しＳ １
画面メモリ選択表示制御回路１９を介して、１ドツトを
１輝点として１ドツトビデオ信号合成回路５に与えられ
、１ドツ）ｆ：ｌ輝点としてビデオ信号出力回路６を介
して出力端子ｄに送出されるように制御されている。１
画面メモリ選択表示制御回路１９はいずれかの１画面メ
モリにファクシミリ画情報を書込み中の場合にＪ込み中
の１画面メモリを選択し、書込み中の画信号をビデオ信
号として端子ｄに送出している。In this way, the continuously transmitted facsimile image signals are processed by the one screen memory selection write control circuit 18! l
lll Maximum 8th hole is #N 1 screen 4me% IJ 4-1
~4-NVc writing is not possible. The consecutive outputs of the single screen memories 4-1 to 4-N of #1 to #N are sent to the read address generated by the similar address control circuit 12 under the control of the video read control circuit 11. In order to read and display the 1024 lines
Via the screen memory selection display control circuit 19, one dot is given as one bright spot to the one-dot video signal synthesis circuit 5, and one dot (f:l bright spot) is sent to the output terminal d via the video signal output circuit 6. controlled so that 1
The screen memory selection display control circuit 19 selects the 1-screen memory being written in J when facsimile image information is being written into any 1-screen memory, and sends the image signal being written to the terminal d as a video signal. There is.
＃１〜＃Ｎの１画面メモリ４−１〜４−Ｎのアドレス信
号はアドレス選択回路８を介して１画面メモリ選択書込
制御回路１８および１画面メモリ選択表示制御回路１９
から与えられる。このアドレス選択回路８は、メモリ書
込制御回路９の発生するライトアドレス、バス制御回路
１０の発生するりフレッシーアドレスおよびビデオリー
ド制御回路１１により制御され相似アドレス制御回路１
２０発生する読出アドレスのいずれかを選択するという
１時分割メモリアドレス制御分行なっている。メモリ書
込制御回路９％バス制御回路１０、相似アドレス制御回
路１２、アドレス選択回路８およびラインメモリ読出制
御回路７は同期して動作するように構成され、このため
の同期信号は、同期タイミング回路１３より供給されて
いる。この同期タイミング回路１３には、クロック発生
回路１４およびビデオ同期信号発生回路１５の信号が与
えられている。The address signals of the single-screen memories 4-1 to 4-N of #1 to #N are sent via the address selection circuit 8 to the single-screen memory selection write control circuit 18 and the single-screen memory selection display control circuit 19.
given from. This address selection circuit 8 is controlled by a write address generated by a memory write control circuit 9, a fresh address generated by a bus control circuit 10, and a video read control circuit 11, and is controlled by a similar address control circuit 1.
One time-division memory address control is performed in which one of the 20 generated read addresses is selected. Memory write control circuit 9% Bus control circuit 10, similar address control circuit 12, address selection circuit 8, and line memory read control circuit 7 are configured to operate synchronously, and the synchronization signal for this is provided by a synchronization timing circuit. It is supplied by 13. This synchronization timing circuit 13 is supplied with signals from a clock generation circuit 14 and a video synchronization signal generation circuit 15.
次にファクシミリ画情報の入力のない時間全利用して＃
１〜＃Ｎの１画面メモリ４−１〜４−Ｎに蓄ｎｔされて
いるファクシミリ画情ｆ１．：ｉＨの１画面メモリ４−
１から順次に再表示させるため、再表示スイッチ２０を
操作し、再表示モードにセットする。再表示モードにな
ると、１画面メモリ選択表示制御回路１９は再表示スイ
ッチ２ｏの指示により再表示させる１画面メモリを選択
する。この時に再表示スイッチ２０ｉ’ｊ：＃１の１画
面メモリ４−１から＃Ｎの１画面メモ＋７４−Ｎまでを
順次選択できる。このようにすれば、次にファクシミリ
画が送信される時間になるまでは１．ｉ′Ｊ）表示モー
ドにより任意の送信済のファクシミリ画を再表示させる
ことができる。Next, make use of all the time when you do not input facsimile image information#
Facsimile image information f1.1 to #N stored in single screen memories 4-1 to 4-N. : iH 1 screen memory 4-
In order to sequentially redisplay from 1, operate the redisplay switch 20 to set the redisplay mode. When the redisplay mode is entered, the one-screen memory selection display control circuit 19 selects the one-screen memory to be redisplayed in response to an instruction from the redisplay switch 2o. At this time, the re-display switch 20i'j allows sequential selection of the single-screen memory 4-1 of #1 to the single-screen memo +74-N of #N. If you do this, 1. i'J) Any transmitted facsimile image can be redisplayed using the display mode.
ファクシミリ画が送信される時間になる前に。before the time comes for the facsimile image to be sent.
再表示スイッチ２０により再表示モードをリセットし、
＃１〜＃Ｎの１画面メモリ４−１〜４−Ｎをすべてメモ
リクリアし、１枚目のファクシミリ画情報は＃１の１画
面メモリ４−１に書き込ませるように初期状態に戻して
おく。Resetting the redisplay mode with the redisplay switch 20,
Clear all of the 1-screen memories 4-1 to 4-N of #1 to #N and return them to their initial state so that the first facsimile image information is written to the 1-screen memory 4-1 of #1. .
本発明によれば、以上説明したように、ファクシミリ画
が連続して伝送されている時には、そのファクシミリ画
情報を適切に圧縮してすべてのファクシミリ画を画面メ
モリに蓄積させながら同時にディスプレイ装置に表示さ
せ、またファクシミリ画が伝送されていない時間を利用
して、任意の伝送済のファクシミリ画を再表示すること
が可能となり、交換および伝送処理中のファクシミリ画
情報を有効に監視することが可能になり保守・運用の面
において得られる効果は大きい。According to the present invention, as explained above, when facsimile images are being transmitted continuously, the facsimile image information is appropriately compressed and all the facsimile images are stored in the screen memory and simultaneously displayed on the display device. It also becomes possible to redisplay any transmitted facsimile image using the time when facsimile images are not being transmitted, making it possible to effectively monitor facsimile image information during exchange and transmission processing. The benefits obtained in terms of maintenance and operation are significant.
第１図は従来の一例、第２図は本発明の一実施例をそれ
ぞれ示す。
１・・・・・・ラインメモリ読出制御回路、２・・・・
・・ラインメモリ、３・・・・・・バス制御回路、４・
・・・・・画面メモリ、４−１．４−２．〜４−Ｎ・・
・・・・１画面メモリ。
５・・・・・・１ドツトビデオ信号合成回路、６・・団
・ビデオ信号出力回路、７・・・・・・ラインメモリ読
出制御回路、８・・・・・・アドレス選択回路、９・旧
・・メモＶ書込制御回路、１０・・・・・・バス制御回
路％ １１・・印・ビデオリード制御回路、１２・旧・
・相似アドレス制御回路、１３・・・・・・同期タイミ
ング回路、１４・川・・クロック発生回路、１５・・・
・・・ビデオ同期信号発生回路、１６・・・・・・ビッ
ト間引き制御１回路、１７・旧・・ライン間引き制御回
路、１８・・・・・・１画面メモリ選択書込制御回路、
１９・・・・・・１画面メモリ選択表示制御回路、２０
・・−・・・再表示スイッチ。
代理人 弁理士 内 原 晋FIG. 1 shows a conventional example, and FIG. 2 shows an embodiment of the present invention. 1...Line memory read control circuit, 2...
... Line memory, 3 ... Bus control circuit, 4.
...Screen memory, 4-1.4-2. ~4-N...
...1 screen memory. 5... 1-dot video signal synthesis circuit, 6... group video signal output circuit, 7... line memory read control circuit, 8... address selection circuit, 9... old・・Memo V write control circuit, 10・・Bus control circuit% 11・・Video read control circuit, 12・Old・
・Similar address control circuit, 13... Synchronous timing circuit, 14... Clock generation circuit, 15...
...Video synchronization signal generation circuit, 16...Bit thinning control circuit 1, 17.Old...Line thinning control circuit, 18...1 screen memory selection write control circuit,
19...1 screen memory selection display control circuit, 20
・・・－・・・Redisplay switch. Agent Patent Attorney Susumu Uchihara
Claims (1)
うちの１ラインの画情報から予め定めた粗さでビットを
間引きするビット間引き制御回路と、前記ファクシミリ
画情報から予め定めた粗さでラインを間引きするライン
間引き制御回路と、該ライン間引き制御回路および前記
ビット間引き制御回路による制御のもとに前記１ライン
の画情報に対する粗い画情報を記憶するラインメモリと
。 それぞれが前記１ファクシミリ画情報に対する粗い画情
報を記憶するための複数個の１画面メモリと、該１画面
メモリを順次に選択して前記ラインメモリが記憶してい
る前記１ライン分の粗い画情報を定められたアドレスに
書き込む１画面メモリ選択書込制御回路と、前記１画面
メモリのいずれかを選択して前記１ファクシミリ画情＠
に対する粗い画情報を７アクシミリ送信原稿と相似形と
なるように表示ドツト数と表示ライン数ケビデオ同期信
号に同期して飛越走査制御により読み出す１画面メモリ
選択表示制御回路と、前記ファクシミリ画情報の入力の
ない時間に各１画面メモリを前記１画面メモリ選択表示
制御回路により順次再表示させる再表示スイッチとを設
けたことを特徴とする画情報表示制御袋「℃。[Claims] A bit thinning control circuit thins out bits at a predetermined roughness from one line of image information of each facsimile image information transmitted as an electrical signal; a line thinning control circuit that thins out lines based on roughness; and a line memory that stores coarse image information for the one line of image information under the control of the line thinning control circuit and the bit thinning control circuit. a plurality of one-screen memories, each for storing coarse image information for the one facsimile image information; and one line of coarse image information stored in the line memory by sequentially selecting the one-screen memories. a one-screen memory selection write control circuit that writes the information to a predetermined address;
a 1-screen memory selection display control circuit which reads out coarse image information for the facsimile image using interlaced scanning control in synchronization with the number of display dots and display lines in synchronization with a video synchronization signal so as to have a similar shape to the 7-axis transmission original; An image information display control bag "℃" characterized in that it is provided with a re-display switch that causes each one-screen memory to be sequentially re-displayed by the one-screen memory selection and display control circuit at times when the screen is not available.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132319A JPS6024772A (en) | 1983-07-20 | 1983-07-20 | Picture information display control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132319A JPS6024772A (en) | 1983-07-20 | 1983-07-20 | Picture information display control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024772A true JPS6024772A (en) | 1985-02-07 |
Family
ID=15078530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132319A Pending JPS6024772A (en) | 1983-07-20 | 1983-07-20 | Picture information display control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024772A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55394A (en) * | 1978-06-09 | 1980-01-05 | Mobil Oil | Isomerization of mixture of ethylbenzene and xylene |
| JPS62169736A (en) * | 1986-01-15 | 1987-07-25 | モ−ビル オイル コ−ポレ−シヨン | Xylene isomerization |
-
1983
- 1983-07-20 JP JP58132319A patent/JPS6024772A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55394A (en) * | 1978-06-09 | 1980-01-05 | Mobil Oil | Isomerization of mixture of ethylbenzene and xylene |
| JPS6256138B2 (en) * | 1978-06-09 | 1987-11-24 | Mobil Oil | |
| JPS62169736A (en) * | 1986-01-15 | 1987-07-25 | モ−ビル オイル コ−ポレ−シヨン | Xylene isomerization |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2615841B2 (en) | Still image editing device | |
| JPH07322165A (en) | Multivideo window simultaneous display system | |
| JPH0212076B2 (en) | ||
| US5253062A (en) | Image displaying apparatus for reading and writing graphic data at substantially the same time | |
| JPS6333711B2 (en) | ||
| US20070030260A1 (en) | Circuit for controlling display of modulated image in an image display device, and image display method and device | |
| JPS6024772A (en) | Picture information display control device | |
| JP3384659B2 (en) | Reduced video signal processing circuit | |
| JPH0230624B2 (en) | ||
| JPH08328528A (en) | Picture processing device | |
| JPH03287197A (en) | Compressing method for display data | |
| JP3122996B2 (en) | Video / still image display device | |
| JP3241769B2 (en) | Raster display device | |
| JP2918049B2 (en) | Storage method for picture-in-picture | |
| JPH0683294A (en) | Display control device | |
| RU1637638C (en) | Former of signals of television picture | |
| JP2616703B2 (en) | Image signal display method and display device | |
| JPH05128240A (en) | Picture data transfer system for picture processor | |
| JPS60130988A (en) | Display device of television screen | |
| JPS59183572A (en) | Device for controlling display of picture information | |
| JPS6039687A (en) | Image display unit | |
| JPS59193492A (en) | Display control system | |
| JPS6359579B2 (en) | ||
| JPH10187117A (en) | Image processing system and image processing method | |
| JP2001243446A (en) | Device and method for image input processing |