JPS6333711B2 - - Google Patents
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- JPS6333711B2 JPS6333711B2 JP4401281A JP4401281A JPS6333711B2 JP S6333711 B2 JPS6333711 B2 JP S6333711B2 JP 4401281 A JP4401281 A JP 4401281A JP 4401281 A JP4401281 A JP 4401281A JP S6333711 B2 JPS6333711 B2 JP S6333711B2
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Description
【発明の詳細な説明】
本発明は、映像信号規格が異なつた画像表示装
置間で同じ画像データを表示する際に用いられる
走査変換装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a scan conversion device used when displaying the same image data between image display devices having different video signal standards.
電子計算機システムの画像表示端末として用い
られる表示装置には、大容量表示、及び、高分解
能表示を可能とするために民生用テレビ放送規格
とは異なつた映像信号規格が用いられている。例
えば、グラフイツクデイスプレイ装置は映像周波
数が高い、水平ライン数が増加する、垂直周波数
が低くなる等の点で民生用テレビ放送規格とは異
なる映像信号規格を持つている。このため、例え
ばビデオプロジエクタ、カラーモニタ、ビデオテ
ープレコーダ等テレビ放送規格に合わせて作られ
た表示装置が高分解能表示の端末装置として使用
される場合には、走査変換装置を必要とする。 Display devices used as image display terminals in electronic computer systems use video signal standards different from consumer television broadcasting standards in order to enable large-capacity display and high-resolution display. For example, graphic display devices have video signal standards that differ from consumer television broadcast standards in that the video frequency is higher, the number of horizontal lines is increased, and the vertical frequency is lower. Therefore, when a display device manufactured in accordance with television broadcasting standards, such as a video projector, color monitor, or video tape recorder, is used as a high-resolution display terminal device, a scan conversion device is required.
従来の走査変換装置を第1図に示す。この装置
は、高解像度デイスプレイ装置に表示される画像
情報を民生用TV装置で表示できるようにした走
査変換装置である。尚、説明を簡単にするため
に、白黒画像情報を表示する場合が示されてい
る。1は民生用テレビ装置、2は高解像度CRT
デイスプレイである。前記CRTデイスプレイ2
に表示される画像情報は第1の記憶回路21に記
憶されている。この画像情報が、CRTデイスプ
レイ2の映像信号規格に適合したタイミングで第
1の記憶回路21から順次読み出され、CRTデ
イスプレイ2に出力される。22は、前記第1の
記憶回路21への画像情報の書き込み、及び、前
記第1の記憶回路21からの画像情報の読み出し
を制御するメモリ制御回路である。23はタイミ
ング信号発生回路で、前記メモリ制御回路22に
画像情報読み出しタイミング信号を、またCRT
デイスプレイ2に水平、及び、垂直同期信号を出
力する回路である。3はスキヤンコンバータであ
る。スキヤンコンバータ3は、第2の記憶回路3
1、第2のメモリ制御回路32、第2のタイミン
グ信号発生回路33、エンコーダ34から構成さ
れる。第2の記憶回路31は、前記第1の記憶回
路21から読出される画像情報が書き込まれる記
憶回路である。第2のメモリ制御回路32は、前
記第2の記憶回路31への画像情報の書き込み、
及び第2の記憶回路31からの画像情報の読み出
しを制御する回路である。また、この第2の書き
込み制御回路32は、前記第2の記憶回路31に
書き込まれる画像情報を第1の記憶回路21から
読み出す制御をも行う。前記第2のタイミング信
号発生回路33は、前記第2の記憶回路31の読
み出しタイミング信号を前記メモリ制御回路32
に出力する。 A conventional scan converter is shown in FIG. This device is a scan conversion device that allows image information displayed on a high-resolution display device to be displayed on a consumer TV device. Note that, to simplify the explanation, a case where black and white image information is displayed is shown. 1 is a consumer TV device, 2 is a high resolution CRT
It is a display. Said CRT display 2
Image information to be displayed is stored in the first storage circuit 21. This image information is sequentially read out from the first storage circuit 21 at a timing compatible with the video signal standard of the CRT display 2 and output to the CRT display 2. 22 is a memory control circuit that controls writing of image information into the first storage circuit 21 and reading of image information from the first storage circuit 21. Reference numeral 23 denotes a timing signal generation circuit which supplies an image information readout timing signal to the memory control circuit 22 and also outputs an image information readout timing signal to the CRT.
This circuit outputs horizontal and vertical synchronization signals to the display 2. 3 is a scan converter. The scan converter 3 is a second storage circuit 3
1, a second memory control circuit 32, a second timing signal generation circuit 33, and an encoder 34. The second memory circuit 31 is a memory circuit into which image information read from the first memory circuit 21 is written. The second memory control circuit 32 writes image information to the second storage circuit 31;
and a circuit that controls reading of image information from the second storage circuit 31. The second write control circuit 32 also controls reading out image information written into the second storage circuit 31 from the first storage circuit 21. The second timing signal generation circuit 33 outputs the read timing signal of the second storage circuit 31 to the memory control circuit 32.
Output to.
またこのタイミング信号発生回路33は垂直、
及び、水平同期信号をエンコーダ34に出力す
る。このエンコーダ34は、第2の記憶回路31
から読み出された画像情報と垂直、及び、水平同
期信号とから映像信号を作成しTV装置1に出力
する回路である。 Further, this timing signal generation circuit 33 is arranged vertically.
And outputs a horizontal synchronization signal to the encoder 34. This encoder 34 is connected to the second storage circuit 31
This circuit creates a video signal from the image information read out from the TV and vertical and horizontal synchronization signals, and outputs it to the TV device 1.
さて、以上の構成をとる従来の走査変換装置3
は、以下に説明する動作により走査変換を行う。
まず、メモリ制御回路32はTV装置1に表示さ
れる画像情報を第1の記憶回路21から読み出す
ため、アドレス情報と読み出し信号(READ信
号)を前記第1の記憶回路21に送出する。この
読み出しは、第1のメモリ制御回路22による読
み出し(CRTデイスプレイ2への画像情報の読
み出し)とは独立して行われる。このため、第1
の記憶回路21から第2の記憶回路31へのデー
タ転送時には、CRTデイスプレイ2への画像情
報の送出は仰止される。一方、前記第2のメモリ
制御回路32は、同時に第2の記憶回路31に書
き込み信号(WRITE信号)を送出する。この信
号により第2の記憶回路31に、前記第1の記憶
回路21から読み出された画像情報が書き込まれ
る。このようにして、TV装置1に表示される一
画面分の画像情報が第2の記憶回路31に記憶さ
れた時点で、この画像情報は、TV装置1のTV
放送規格に適合したタイミングで第2の記憶回路
31から順次読み出される。この読み出し時のア
ドレス情報及び読み出し信号(READ信号)は
前記第2のメモリ制御回路32により与えられ
る。また読み出しタイミング信号は、第2のタイ
ミング信号発生回路33により第2のメモリ制御
回路32に与えられる。 Now, conventional scan converter 3 having the above configuration
performs scan conversion by the operation described below.
First, the memory control circuit 32 sends address information and a read signal (READ signal) to the first storage circuit 21 in order to read image information displayed on the TV device 1 from the first storage circuit 21 . This readout is performed independently of the readout by the first memory control circuit 22 (readout of image information to the CRT display 2). For this reason, the first
When data is transferred from the second storage circuit 21 to the second storage circuit 31, the transmission of image information to the CRT display 2 is suspended. On the other hand, the second memory control circuit 32 simultaneously sends a write signal (WRITE signal) to the second memory circuit 31. The image information read from the first memory circuit 21 is written into the second memory circuit 31 by this signal. In this way, when the image information for one screen displayed on the TV device 1 is stored in the second storage circuit 31, this image information is stored on the TV of the TV device 1.
The data are sequentially read out from the second storage circuit 31 at timings that comply with broadcast standards. Address information and a read signal (READ signal) at the time of reading are given by the second memory control circuit 32. Further, the read timing signal is given to the second memory control circuit 32 by the second timing signal generation circuit 33.
以上従来の使用される走査変換装置の概略を説
明したが、この走査変換装置では、走査変換装置
内の記憶回路に1画面分の画像情報が書き込まれ
た後、その画像情報を表示装置に出力するので実
時間の表示は不可能である。このため表示される
べき画像情報が変化しても、新しい画像情報が表
示装置に表示されないという欠点を持つていた。 The outline of the conventionally used scan converter has been explained above. In this scan converter, image information for one screen is written to the memory circuit within the scan converter, and then that image information is output to the display device. Therefore, it is impossible to display real time. Therefore, even if the image information to be displayed changes, the new image information is not displayed on the display device.
本発明は、この問題を解決し、高解像度デイス
プレイに表示される画像データを、このデイスプ
レイとは異なる映像信号規格をもつ表示装置にリ
アルタイムで表示するための走査変換装置を提供
するものである。 The present invention solves this problem and provides a scan conversion device for displaying image data displayed on a high-resolution display in real time on a display device having a video signal standard different from that of the display.
本発明の走査変換装置は、第1の画像表示部に
表示される画像情報を記憶する第1の記憶回路
と、前記第1の画像表示部のラスタスキヤンに同
期して前記第1の記憶回路から画像情報を読み出
すためのタイミング信号を出力する第1のタイミ
ング信号発生回路とを具備した画像表示装置と接
続され、前記第1の記憶回路から第1の画像表示
部に出力される画像情報と、前記第1のタイミン
グ信号発生回路から出力されるタイミング信号を
得て、この画像情報を第1の画像表示部とは異な
る映像信号規格を持つた第2の画像表示部に表示
するための装置である。本発明の走査変換装置
は、前記第1の記憶回路から第1の画像表示部に
出力される画像情報が書き込まれる第2の記憶回
路と、前記第1のタイミング信号発生回路から出
力される読み出しタイミング信号を得て前記第2
の記憶回路の書き込みを制御する書き込み制御回
路と、前記第2の記憶回路の読み出しを制御する
読み出し制御回路と前前記第2の画像表示部の映
像信号規格に適合した読み出しタイミング信号を
前記読み出し制御回路に出力する第2のタイミン
グ信号発生回路とを具備する。 The scan conversion device of the present invention includes a first storage circuit that stores image information displayed on a first image display section, and a first storage circuit that stores image information displayed on a first image display section; and a first timing signal generation circuit that outputs a timing signal for reading image information from the image display device, and the image information output from the first storage circuit to the first image display section. , a device for obtaining a timing signal output from the first timing signal generation circuit and displaying this image information on a second image display section having a video signal standard different from that of the first image display section; It is. The scan conversion device of the present invention includes a second storage circuit in which image information outputted from the first storage circuit to the first image display section is written, and a readout device outputted from the first timing signal generation circuit. Obtaining the timing signal, the second
a write control circuit that controls writing to the storage circuit; a readout control circuit that controls reading of the second storage circuit; and a second timing signal generation circuit for outputting to the circuit.
以下、本発明の走査変換装置の一実施例をあ
げ、本発明を詳細に説明する。 DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained in detail below by giving an example of a scan conversion device according to the present invention.
第2図は、本発明の走査変換装置を介して、テ
レビ放送規格の映像信号規格をもつビデオプロジ
エクタ12を接続したときのブロツク図である。
4は、高解像度グラフイツクデイスプレイ装置
(以下、画像表示装置と記す)である。 FIG. 2 is a block diagram when a video projector 12 having a video signal standard of the television broadcasting standard is connected via the scan converter of the present invention.
4 is a high-resolution graphic display device (hereinafter referred to as an image display device).
2は、第1の画像表示部である。この第1の画
像表示部2には、高解像度CRTデイスプレイが
使用されている。5は画像表示装置4全体の制御
を行うマイクロプロセツサ、6はこのマイクロプ
ロセツサ5が実行する制御プログラムを格納する
制御プログラムメモリ、7はワーキングメモリで
ある。8は通信アダプタで、画像表示装置4とホ
スト計算機(図示せず)を接続続するためのアダ
プタである。21は第1の記憶回路であり、
CRTデイスプレイ2に表示される画像情報が記
憶される。この第1の記憶回路21は、7色カラ
ー表示に必要な赤(R)、緑(G)、青(B)、の
色情報を記憶する3面のリフレツシユメモリから
構成されている。各色のリフレツシユメモリは、
例えば、縦1024ドツト、横1024ドツトで構成され
たCRTデイスプレイ2の表示画面の各ドツトに
対して1ビツトの記憶位置をもつ。つまり、
CRTデイスプレイ2の画面上の1ドツトパター
ン情報をR、G、B合計3ビツトで記憶するわけ
である。24は並直変換器である。第1の記憶回
路21から読み出された並列データが、この並直
変換器24により直列データに変換されCRTデ
イスプレイ2に出力される。並列データとして画
像情報を読み出す方式は、第1の記憶回路21に
比較的アクセスタイムの遅い記憶素子が使用でき
る点で効果がある。23は第1のタイミング信号
発生回路である。この第1のタイミング信号発生
回路23は、CRTデイスプレイ2に与えられる
水平同期信号(H.SYNC)、垂直同期信号(V.
SYNC)、ラスタスキヤンに同期して画像情報を
第1の記憶回路21から読み出し、並直変換する
ためのタイミング信号を出力する回路である。こ
の第1のタイミング信号発生回路23は、例え
ば、8ビツトのデータが並列に第1の記憶回路2
1から読み出される場合には、並直変換器24に
タイミング信号が8パルス出力されるごとに、メ
モリ制御回路22に読み出し信号が1パルス出力
される。22はメモリ制御回路である。このメモ
リ制御回路22は第1のタイミング信号発生回路
23から出力される前記読み出し信号に同期し
て、前記第1の記憶回路21から画像情報の読み
出しを制御する回路である。9は映像バスであ
る。この映像バス9には、第1の記憶回路21か
ら読み出されたR、G、Bの画像情報と、第1の
タイミング信号発生回路23から出力される水
平、及び、垂直同期信号、並びに、読み出しタイ
ミング信号とが含まれる。10は本発明の走査変
換装置である。走査変換装置10には、前記映像
バス9からR、G、Bの画像情報と、前記読み出
しタイミング信号が取り込まれる。映像バス9に
は、この走査変換装置の他、ハードコピー装置
(図示せず)等が接続される。12は前記CRTデ
イスプレイ2とは異なる映像信号規格をもつ第2
の画像表示部である。本実施例では、テレビ放送
規格の映像信号規格をもつ民生用のビデオプロジ
エクタが使用される。 2 is a first image display section. This first image display section 2 uses a high resolution CRT display. 5 is a microprocessor that controls the entire image display device 4; 6 is a control program memory that stores a control program executed by the microprocessor 5; and 7 is a working memory. A communication adapter 8 is an adapter for connecting the image display device 4 and a host computer (not shown). 21 is a first memory circuit;
Image information displayed on the CRT display 2 is stored. This first storage circuit 21 is composed of a three-sided refresh memory that stores color information of red (R), green (G), and blue (B) necessary for seven-color display. Refresh memory for each color is
For example, each dot on the display screen of the CRT display 2, which is composed of 1024 dots vertically and 1024 dots horizontally, has a storage location of 1 bit. In other words,
One dot pattern information on the screen of the CRT display 2 is stored in a total of 3 bits of R, G, and B. 24 is a parallel-to-serial converter. Parallel data read out from the first storage circuit 21 is converted into serial data by the parallel to serial converter 24 and output to the CRT display 2. The method of reading image information as parallel data is effective in that a storage element with relatively slow access time can be used in the first storage circuit 21. 23 is a first timing signal generation circuit. This first timing signal generation circuit 23 generates a horizontal synchronization signal (H.SYNC) and a vertical synchronization signal (V.SYNC) given to the CRT display 2.
SYNC) is a circuit that reads image information from the first storage circuit 21 in synchronization with raster scan and outputs a timing signal for parallel-to-serial conversion. The first timing signal generation circuit 23 stores, for example, 8-bit data in parallel in the first storage circuit 2.
When reading from 1, one pulse of the read signal is output to the memory control circuit 22 every time eight pulses of the timing signal are output to the parallel-to-serial converter 24. 22 is a memory control circuit. This memory control circuit 22 is a circuit that controls reading of image information from the first storage circuit 21 in synchronization with the readout signal output from the first timing signal generation circuit 23. 9 is a video bus. The video bus 9 includes R, G, and B image information read out from the first storage circuit 21, horizontal and vertical synchronization signals output from the first timing signal generation circuit 23, and A read timing signal is included. 10 is a scan conversion device of the present invention. The scan conversion device 10 receives R, G, and B image information and the read timing signal from the video bus 9. In addition to this scan conversion device, a hard copy device (not shown) and the like are connected to the video bus 9. 12 is a second CRT display having a different video signal standard from that of the CRT display 2;
This is an image display section. In this embodiment, a consumer video projector having a video signal standard of the television broadcasting standard is used.
第3図は、本実施例の走査変換装置10の内部
ブロツク図である。101は第2の記憶回路であ
る。この第2の記憶回路101は映像バス9に送
出される画像情報が書き込まれる回路である。こ
の第2の記憶回路101もリフレツシユメモリで
あり、第1の記憶回路21と同じ構成をとるが、
記憶容量は第1の記憶回路21よりも小さい。こ
れは、ビデオプロジエクタ21の表示容量が小さ
く、すべての画像情報を表示することが不可能で
あるからである。このため、前記第2の記憶回路
101に取り込まれる画像情報はCRTデイスプ
レイ2に表示される画像情報の一部領域を選択し
たものである。102は書き込み制御回路であ
る。この書き込み制御回路102は、映像バス9
から読み出しタイミング信号を得て、前記第2の
記憶回路101に書き込みアドレス、及び、書き
込み信号(WRITE信号)を出力する。103は
X方向スタートアドレスレジスタ、104はY方
向スタートアドレスレジスタ、105はX方向表
示長レジスタ、106はY方向表示長レジスタで
ある。これらのレジスタ103,104,10
5,106に含まれた位置情報によつて、前記記
憶回路101に取り込まれる画像情報の領域が指
定される。107は第2のタイミング信号発生回
路である。この第2のタイミング信号発生回路1
07は、ビデオプロジエクタ12の水平及び垂直
同期信号(H.SYNC、V.SYNC)と、このラス
タスキヤンに同期したタイミングで前記第2の記
憶回路101から画像情報を読み出すためのタイ
ミング信号とを出力する。更に、このタイミング
信号発生回路107は並直変換器109のタイミ
ング信号をも出力する。108は読み出し制御回
路である。この読み出し制御回路108は、第2
のタイミング信号発生回路107から出力される
読み出しタイミング信号に同期して、前記第2の
記憶回路101に読み出しアドレスと読み出し信
号(READ信号)を出力する回路である。また、
この読み出し制御回路108には、画像情報の書
き込みと読み出しが競合しないように映像バス9
から読み出しタイミング信号(第1のタイミング
信号発生回路23から出力される。)が入力され
ている109は並直変換器である。この並直変換
器109は第2の記憶回路101から読み出され
た並列画像データを直列データに変換する回路で
ある。110はNTSCエンコーダである。この
NTSCエンコーダ110は、R、G、B3色の画
像情報と、水平及び垂列同期信号とからNTSC規
格の映像信号を合成しビデオプロジエクタ12に
出力する回路である。111は表示位置変更回路
である。この表示位置変更回路111は、前記X
方向スタートアドレスレジスタ103とY方向ス
タートアドレスレジスタ104の内容を書き換え
る回路である。 FIG. 3 is an internal block diagram of the scan converter 10 of this embodiment. 101 is a second storage circuit. This second storage circuit 101 is a circuit into which image information sent to the video bus 9 is written. This second memory circuit 101 is also a refresh memory and has the same configuration as the first memory circuit 21, but
The storage capacity is smaller than that of the first storage circuit 21. This is because the display capacity of the video projector 21 is small and it is impossible to display all image information. Therefore, the image information taken into the second storage circuit 101 is a selected part of the image information displayed on the CRT display 2. 102 is a write control circuit. This write control circuit 102 is connected to the video bus 9
A read timing signal is obtained from the memory circuit 101, and a write address and a write signal (WRITE signal) are output to the second memory circuit 101. 103 is an X-direction start address register, 104 is a Y-direction start address register, 105 is an X-direction display length register, and 106 is a Y-direction display length register. These registers 103, 104, 10
The area of the image information to be taken into the storage circuit 101 is specified by the position information included in 5 and 106. 107 is a second timing signal generation circuit. This second timing signal generation circuit 1
07, horizontal and vertical synchronization signals (H.SYNC, V.SYNC) of the video projector 12, and a timing signal for reading image information from the second storage circuit 101 at a timing synchronized with this raster scan. Output. Furthermore, this timing signal generation circuit 107 also outputs a timing signal for the parallel to serial converter 109. 108 is a read control circuit. This read control circuit 108
This circuit outputs a read address and a read signal (READ signal) to the second memory circuit 101 in synchronization with the read timing signal output from the timing signal generation circuit 107. Also,
This readout control circuit 108 includes a video bus 9 to prevent contention between writing and reading out image information.
Reference numeral 109 to which a read timing signal (outputted from the first timing signal generation circuit 23) is inputted is a parallel-to-serial converter. This parallel-to-serial converter 109 is a circuit that converts parallel image data read from the second storage circuit 101 into serial data. 110 is an NTSC encoder. this
The NTSC encoder 110 is a circuit that synthesizes an NTSC standard video signal from image information of three colors R, G, and B, and horizontal and vertical synchronization signals, and outputs the synthesized video signal to the video projector 12. 111 is a display position changing circuit. This display position changing circuit 111
This circuit rewrites the contents of the direction start address register 103 and the Y direction start address register 104.
次に、本実施例の走査変換装置10の動作を説
明する。まず、第4図に本走査変換装置10に取
り込まれる画像情報の領域を示す。20はCRT
デイスプレイ2の画面、120は取り込まれる領
域を示す。CRTデイスプレイ2の表示画面は、
例えば横1024ドツト、縦1024ドツト、計1048576
ドツトで構成される。この1ドツトが、第1の記
憶装置21のR、G、B各リフレツシユメモリの
1ビツトに対応することは先に述べた。xs、ysは
選択される領域のスタート位置を示す座標であ
る。xl、ylは選択される領域の大きさを指定する
値である。これらxs、ys、xl、ylの値が表示位置
変更回路111により、それぞれ、X方向スター
トアドレスレジスタ103、Y方向スタートアド
レスレジスタ104、X方向表示長レジスタ10
5、Y方向表示長レジスタ106に格納される。
一方、前記書き込み制御回路102はカウンタを
具備し、前記第1のタイミング信号発生回路23
から映像バス9を介して出力される読み出し信号
が印加されることによつてカウントアツプ(又は
ダウン)されている。第1のタイミング信号発生
回路23からの読み出し信号には、イニシヤル信
号(1フレームの表示開始を示す)も含まれる。
書き込み制御回路102におけるカウントアツプ
は、このイニシヤル信号の発生時から開始され
る。一方、レジスタ103,104に保持されて
いるxs、ysの値から、何パルス目の読み出し信号
発生時から読み込みを開始するかの値がSが得ら
れる。また、この値Sと、レジスタ105,10
6に保持されているxl、xlの値から読み込み終了
時の値Eが得られる。前記書き込み制御回路10
2内には比較器を具備し、読み出し信号のカウン
ト数と前記S、及びEの値との比較をとることに
より読み込まれる領域120を決定している。そ
して前記映像バス9にこの領域120に対応した
画像情報が送出されている間、書き込み制御回路
102から第2の記憶装置101に対し、書き込
みアドレスと書き込み信号(WRITE信号)が出
力され、この結果第2の記憶装置101に画像情
報が格納される。なお、書き込みアドレスと書き
込み信号は、前記第1のタイミング信号発生回路
23から出力される読み出しタイミング信号に同
期して出力される。次に、前記第2の記憶回路1
01に格納された画像情報は、読み出し制御回路
108によつて順次読み出されていく。読み出し
制御回路が読み出しアドレスと読み出し信号
(READ信号)を第2の記憶回路101に出力す
ることは先に述べたが、読み出しアドレスはある
特定の範囲を循環している。これによつて第2の
記憶回路101から画像情報がサイクリツクに読
み出されていく。 Next, the operation of the scan conversion device 10 of this embodiment will be explained. First, FIG. 4 shows the area of image information taken into the present scan converter 10. 20 is CRT
The screen 120 of the display 2 shows the area to be captured. The display screen of CRT display 2 is
For example, 1024 dots horizontally and 1024 dots vertically, total 1048576
Consists of dots. As mentioned above, this one dot corresponds to one bit of each of the R, G, and B refresh memories of the first storage device 21. x s and y s are coordinates indicating the starting position of the selected area. x l and y l are values that specify the size of the selected area. These x s , y s , x l , and y l values are input by the display position change circuit 111 to the X direction start address register 103, the Y direction start address register 104, and the X direction display length register 10, respectively.
5. Stored in the Y-direction display length register 106.
On the other hand, the write control circuit 102 includes a counter, and the first timing signal generation circuit 23
The count is increased (or decreased) by applying a readout signal outputted from the video bus 9 from the video bus 9. The read signal from the first timing signal generation circuit 23 also includes an initial signal (indicating the start of displaying one frame).
Counting up in the write control circuit 102 starts from the time when this initial signal is generated. On the other hand, from the values of x s and y s held in the registers 103 and 104, a value S is obtained that indicates from which pulse number the read signal is generated to start reading. Also, this value S and registers 105 and 10
The value E at the end of reading can be obtained from the values of x l and x l held in 6. The write control circuit 10
2 is provided with a comparator, and the area 120 to be read is determined by comparing the count number of the read signal with the values of S and E. While image information corresponding to this area 120 is being sent to the video bus 9, a write address and a write signal (WRITE signal) are output from the write control circuit 102 to the second storage device 101, and as a result, Image information is stored in the second storage device 101. Note that the write address and write signal are output in synchronization with the read timing signal output from the first timing signal generation circuit 23. Next, the second memory circuit 1
The image information stored in 01 is sequentially read out by the readout control circuit 108. As mentioned above, the read control circuit outputs the read address and the read signal (READ signal) to the second storage circuit 101, and the read address circulates within a certain range. As a result, image information is cyclically read out from the second storage circuit 101.
第2の記憶回路101からの画像情報の読み出
しは並列データの形で行われるので、このデータ
は並直変換器109により直列データに変換され
る。この変換された画像データは、NTSCエンコ
ーダ110によつて水平及び垂直同期信号と合成
されNTSC規格の映像信号としてビデオプロジエ
クタ12に出力される。このビデオプロジエクタ
12に表示される画像情報は、表示位置変更回路
111によつてX方向スタートアドレスレジスタ
103とY方向スタートアドレスレジスタ104
の内容を書き替えることによりCRTデイスプレ
イ2に表示される画面の任意領域から選択される
ことが可能となつている。先に述べた、映像バス
9から、第2の記憶回路101への画像情報の書
き込みは常時行われる。この際、第2の記憶回路
101への画像情報の書き込み動作と第2の記憶
回路101からの画像情報の読み出し動作とが競
合しないように、これらの動作は第5図に示すタ
イミングで行われている。まず画像表示装置4に
おける画像情報の読み出しはCRTデイスプレイ
2のラスタスキヤンに同期したタイミングで行わ
れている。本実施例では画像情報は並列データと
して読み出されるので、画像情報は例えば8ドツ
ト表示ごとに1度読み出される。この読み出しの
タイミングは、第1のタイミング信号発生回路2
3から出力される読み出しタイミング信号により
制御される。この読み出しタイミング信号を受け
たメモリ制御回路22は、読み出しアドレス及び
読み出し信号(READ信号)を第1の記憶回路
21に出力し、この記憶回路21をアクセスす
る。次に、走査変換装置10の書き込み制御回路
102は、前記読み出しタイミング信号(第1の
タイミング信号発生回路23から出力される)に
同期して、書き込みアドレス及び書き込み信号を
第2の記憶回路101に出力する。この時点で第
1の記憶回路21から読み出されていた画像情報
は映像バス9を介して走査変換装置10の内部バ
ス(図示せず)に出力されているので、この画像
情報が第2の記憶回路101の所定アドレスに書
き込まれる。この書き込み動作が終了した時点で
続いて読み出し動作が行われる。読み出し動作
は、第1のタイミング信号発生回路23から読み
出しタイミング信号が出力されていない期間に行
われる。このため、読み出し制御回路103は、
この読み出しタイミング信号の出力を監視してい
る。この期間に第2のタイミング信号発生回路1
07から読み出しタイミング信号が出力される
と、読み出し制御回路108は読み出しアドレス
と読み出し信号(READ信号)を第2の記憶回
路101に出力する。この信号を受けて画像情報
が第2の記憶回路101の所定アドレスから読み
出される。この読み出された画像情報は、並直変
換器109内のデータレジスタに格納されビデオ
プロジエクタ12のラスタスキヤンに同期したタ
イミングで直列データに変換される。この場合、
第2の記憶回路101は比較的アクセス時間の短
かい記憶素子が要求されるが、発明者の試験によ
れば、1024ドツト×1024ドツトの高解像度デイス
プレイに表示される画像情報をテレビ送規格の表
示装置に出力する場合には200nsのアクセス時間
の記憶素子を用いれば十分である。 Since the image information is read out from the second storage circuit 101 in the form of parallel data, this data is converted into serial data by the parallel to serial converter 109. The converted image data is combined with horizontal and vertical synchronizing signals by the NTSC encoder 110 and output to the video projector 12 as an NTSC standard video signal. The image information displayed on the video projector 12 is transferred to an X-direction start address register 103 and a Y-direction start address register 104 by a display position change circuit 111.
By rewriting the contents of , it is possible to select from any area of the screen displayed on the CRT display 2. Writing of image information from the video bus 9 to the second storage circuit 101 as described above is always performed. At this time, in order to avoid conflict between the operation of writing image information into the second memory circuit 101 and the operation of reading image information from the second memory circuit 101, these operations are performed at the timing shown in FIG. ing. First, image information in the image display device 4 is read out at a timing synchronized with the raster scan of the CRT display 2. In this embodiment, the image information is read out as parallel data, so the image information is read out once every 8 dots, for example. The timing of this readout is determined by the first timing signal generation circuit 2.
It is controlled by a read timing signal output from 3. The memory control circuit 22 that has received this read timing signal outputs a read address and a read signal (READ signal) to the first memory circuit 21, and accesses this memory circuit 21. Next, the write control circuit 102 of the scan conversion device 10 sends the write address and write signal to the second storage circuit 101 in synchronization with the read timing signal (outputted from the first timing signal generation circuit 23). Output. At this point, the image information read out from the first storage circuit 21 has been output to the internal bus (not shown) of the scan conversion device 10 via the video bus 9, so this image information has been read out from the first storage circuit 21. It is written to a predetermined address in the memory circuit 101. After this write operation is completed, a read operation is subsequently performed. The read operation is performed during a period when the read timing signal is not output from the first timing signal generation circuit 23. For this reason, the read control circuit 103
The output of this read timing signal is monitored. During this period, the second timing signal generation circuit 1
When the read timing signal is output from 07, the read control circuit 108 outputs a read address and a read signal (READ signal) to the second memory circuit 101. In response to this signal, image information is read from a predetermined address in the second storage circuit 101. This read image information is stored in a data register in the parallel-to-serial converter 109 and converted into serial data at a timing synchronized with the raster scan of the video projector 12. in this case,
The second memory circuit 101 is required to have a memory element with a relatively short access time, but according to the inventor's tests, the image information displayed on a high resolution display of 1024 dots x 1024 dots can be stored in accordance with the television transmission standard. When outputting to a display device, it is sufficient to use a memory element with an access time of 200 ns.
本発明の別の実施例として、第2の記憶回路1
01の記憶容量を第1の記憶回路21の記憶容量
と同じにして、第1の記憶回路21より出力され
る画像情報をすべて第2の記憶回路101に読み
込むようにした走査変換装置もある。この走査変
換装置の場合、第2の表示装置に出力される画像
情報は、読み出し制御回路により選択されて第2
の記憶回路101から読み出される。 As another embodiment of the present invention, the second memory circuit 1
There is also a scan conversion device in which the storage capacity of 01 is the same as the storage capacity of the first storage circuit 21, and all the image information output from the first storage circuit 21 is read into the second storage circuit 101. In the case of this scan conversion device, the image information output to the second display device is selected by the readout control circuit and
is read from the memory circuit 101 of.
また、詳述した実施例では、画像情報が並列デ
ータの形で記憶回路に読み、書きされているが、
これは直列データの形であつてもかまわない。こ
の際、読み出しタイミング信号は、ドツト表示の
タイミングで出力されることになる。 Furthermore, in the detailed embodiment, the image information is read and written to the storage circuit in the form of parallel data;
This may be in the form of serial data. At this time, the read timing signal is output at the timing of dot display.
更に、2つの記憶回路21,101が1ドツト
を1ビツトで記憶する構成ではなく、キヤラクタ
コードを記憶する記憶回路であつてもさしつかえ
ない。 Furthermore, the two memory circuits 21 and 101 may not be configured to store one dot as one bit, but may be memory circuits that store character codes.
以上、本発明の走査変換装置を詳細に説明した
が、本発明の走査変換装置を用いれば、民生用の
画像表示装置、例えば、ビデオプロジエクタ、
TV装置、ビデオテープレコーダ等を簡単に計算
機システムの端未として接続でき、大容量、高解
像度の画像情報をリアルタイムに表示することが
可能となる。 The scan conversion device of the present invention has been described in detail above, but if the scan conversion device of the present invention is used, it can be used in consumer image display devices, such as video projectors, etc.
A TV device, a video tape recorder, etc. can be easily connected as the end of a computer system, and large-capacity, high-resolution image information can be displayed in real time.
第1図は、スキヤンコンバータを使用した従来
の走査変換装置を示す図、第2図、第3図は、本
発明の走査変換装置の一実施例を示す図、第4図
は、CRTデイスプレイ装置の表示画面を示す図、
第5図は本発明の動作タイミングチヤートであ
る。
1……TV装置、2……CRTデイスプレイ、4
……画像表示装置、21……第1の記憶回路、2
2……メモリ制御回路、23……第1のタイミン
グ信号発生回路、24……並直変換器、9……映
像バス、10……走査変換装置、101……第2
の記憶回路、102……書き込み制御回路、10
3……X方向スタートアドレスレジスタ、104
……Y方向スタートアドレスレジスタ、105…
…X方向表示長レジスタ、106……Y方向表示
長レジスタ、107……第2のタイミング信号発
生回路、108……読み出し制御レジスタ、10
9……並直変換器、110……NTSCエンコー
ダ、111……表示位置変換回路、12……ビデ
オプロジエクタ。
FIG. 1 shows a conventional scan conversion device using a scan converter, FIGS. 2 and 3 show an embodiment of the scan conversion device of the present invention, and FIG. 4 shows a CRT display device. A diagram showing the display screen of
FIG. 5 is an operation timing chart of the present invention. 1...TV device, 2...CRT display, 4
...Image display device, 21...First storage circuit, 2
2... Memory control circuit, 23... First timing signal generation circuit, 24... Parallel to serial converter, 9... Video bus, 10... Scan conversion device, 101... Second
memory circuit, 102... write control circuit, 10
3...X direction start address register, 104
...Y direction start address register, 105...
...X direction display length register, 106...Y direction display length register, 107...Second timing signal generation circuit, 108...Readout control register, 10
9...Parallel-to-serial converter, 110...NTSC encoder, 111...Display position conversion circuit, 12...Video projector.
Claims (1)
憶する第1の記憶回路と、前記第1の画像表示部
のラスタスキヤンに同期して前記第1の記憶回路
から画像情報を読み出すためのタイミング信号を
出力する第1のタイミング信号発生回路とを具備
した画像表示装置に接続され、前記第1の記憶回
路から前記第1の画像表示部に出力される画像情
報が書き込まれる第2の記憶回路と、前記第1の
タイミング信号発生回路から出力される読出しタ
イミング信号を得て前記第2の記憶回路の書き込
みを制御する書き込み制御回路と、前記第2の記
憶装置から読み出される画像情報を表示する前記
第1の画像情報とは異なる映像信号規格を持つた
第2の画像表示部と、前記第2記憶装置の読み出
しを制御する読み出し制御回路と、前記第2の画
像表示部の映像信号規格に適合した読み出しタイ
ミング信号を前記読み出し制御回路に出力する第
2のタイミング信号発生回路とを具備したことを
特徴とする走査変換装置。1 a first storage circuit for storing image information displayed on a first image display section; and a first storage circuit for reading image information from the first storage circuit in synchronization with raster scan of the first image display section. a second memory connected to an image display device including a first timing signal generation circuit that outputs a timing signal, and into which image information to be output from the first memory circuit to the first image display section is written; a write control circuit that obtains a read timing signal output from the first timing signal generation circuit and controls writing in the second storage circuit; and a display for displaying image information read from the second storage device. a second image display section having a video signal standard different from that of the first image information; a readout control circuit that controls reading of the second storage device; and a video signal standard of the second image display section. a second timing signal generation circuit that outputs a readout timing signal suitable for the readout control circuit to the readout control circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4401281A JPS57158879A (en) | 1981-03-27 | 1981-03-27 | Scanning converter |
Applications Claiming Priority (1)
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JP4401281A JPS57158879A (en) | 1981-03-27 | 1981-03-27 | Scanning converter |
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JPS57158879A JPS57158879A (en) | 1982-09-30 |
JPS6333711B2 true JPS6333711B2 (en) | 1988-07-06 |
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ID=12679767
Family Applications (1)
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JP4401281A Granted JPS57158879A (en) | 1981-03-27 | 1981-03-27 | Scanning converter |
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Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20190106291A1 (en) * | 2016-05-13 | 2019-04-11 | Mitsubishi Electric Corporation | Guidance presenting device and guidance presenting method |
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1981
- 1981-03-27 JP JP4401281A patent/JPS57158879A/en active Granted
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