JPS6022842A - Time division multiplex device - Google Patents

Abstract

PURPOSE:To constitute a circuit with flexibility to applications by using a channel designating switch. CONSTITUTION:A control circuit 300 outputs a frame timing signal and each channel timing signal to interface circuits 100-1-n, which outputs a burst signal at a position disignated by a channel designating switch provided to each interface circuit among positions designated by the channel timing signal baded on the frame signal as a reference, and the signal is multiplexed at a time division multiplex circuit 200.

Description

【発明の詳細な説明】 本発明は、複数の信号を時分割多重化する装置に関し、
特に、各信号の多重化位置をチャンネル単位毎に任意に
設定可能な時分割多重化装置に門する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an apparatus for time-division multiplexing a plurality of signals,
In particular, it is a time division multiplexing device that can arbitrarily set the multiplexing position of each signal for each channel.

従来の複数の信号を時分割多重化する時分割多重化装置
（例えば音声、２１チ−Ｖンネル分を時分割多重化する
ｐａＭＬ、２１Ｉ端局装置等）においては１人力信号の
時間軸上での多重化の順番は装置内において固定的に決
められており、　４ＩＩＥって、装置への各入力信号は
目的のＯＨ番号（上６Ｃ時間軸上での多重化の順番を示
すチャンネル番号）が割当てられた装置入力端子に接続
されていた。、ξの為に、この様な装置においては、入
力信号の＋３Ｈ番号ｔχ更する場合には装置入力への接
続ｆ：ｉ更しｒンＩｔ）ればならない事、又、例えば特
願昭左Ｊ−ＡＪ！ｒｇ１号明細ｆ（特開昭計−／り１８
１０号公報）に示されＡ１時分割多方向多重通信方式の
子局に上記時分割多重化装置を使用した場合の如く、最
大ｎチャンネルの信号を多重化可能な装置においてｍチ
ャンネル（ｍ＜ｎ）のみの信号を多重化する場合に、ｍ
チャンネルの信号のＯ，Ｈ番号をｎチャンネルの中から
任意に選ぶ事が出来る様にする為にン」、ｎチャンネル
全部の回路を装置に実装する必要があるので非効率的で
ある等の欠点があった。In conventional time division multiplexing equipment that time division multiplexes multiple signals (e.g. audio, paML that time division multiplexes 21 channels, 21I terminal equipment, etc.) The multiplexing order of 4IIE is fixedly determined within the device, and each input signal to the device has a target OH number (channel number indicating the multiplexing order on the 6C time axis). connected to the assigned device input terminal. Because of , J-AJ! rg1 specification f (JP-A-Showei-/ri18
In a device capable of multiplexing up to n channels of signals, as in the case where the above time division multiplexing device is used in a slave station of the A1 time division multiplex communication system shown in Publication No. 10), m channels (m<n ) when multiplexing signals of only m
In order to be able to arbitrarily select the O and H numbers of the channel signals from among the n channels, it is necessary to implement circuits for all n channels in the device, which is inefficient. was there.

本発明は前記欠点を改善する為になされたものであり、
従って本発明の目的は、装置内において入力信号のチャ
ンネル番号を任意に設定可能で且つ効率的な回路構成の
出来る新規な時分割多重化装置を提供する事にある。The present invention has been made to improve the above-mentioned drawbacks,
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a new time division multiplexing device that can arbitrarily set the channel number of an input signal within the device and can have an efficient circuit configuration.

上記目的ｆ、達成する為は一１４発明に係る時分割多重
化装置Ｆよ、入力信号をバースト信号に変換する複数の
インターフェイス回路と、前記各インターフェイス回路
からの出カイＲ＊金時分割多重化する時分割多重回路と
、前記インターフェイス回路を制御する制御信号を出力
する制御回路とにより構成される時分割多重化装置にお
いて、前記制御回路は前記各インターフェイス回路へ向
けて７し一ムタイミング信号と該フレームタイミング信
号を基準として前記各インターフェイス回路より出力さ
れるバースト信号の時間位置を示すチャンネルタ・イミ
ング信号の少なくともλつの信号を出力し、前記各・イ
ンターフエ・イス回）’ｉｓ　＆よ、チャンネル指定ス
・インチを有し、前記制御回路より出力され７’ｃ　７
　レームタイミング信号を基準としてグ′ヤンネルタイ
ミング信号と前記チャンネル指定スイッチにより指定さ
れた時間位置に出力バースト信号を前記時分割多重回路
へ向けて出力するようにｔｒｙ成される。In order to achieve the above object f, the time division multiplexing device F according to the fourteenth invention includes a plurality of interface circuits for converting input signals into burst signals, and output signals R* money from each of the interface circuits, time division multiplexing. In the time division multiplexing device, the control circuit includes a time division multiplexing circuit that outputs a control signal for controlling the interface circuit, and a control circuit that outputs a control signal for controlling the interface circuit. outputting at least λ channel timing signals indicating time positions of burst signals output from each interface circuit with reference to the frame timing signal; It has a channel designation inch and is output from the control circuit 7'c 7
The output burst signal is outputted to the time division multiplexing circuit at a time position specified by the channel timing signal and the channel designation switch with reference to the frame timing signal.

次に本発明をその好ましい一実施例についてＩ゛：：１
面を参照しながら具体的に説明しよう。Next, the present invention will be described with reference to a preferred embodiment thereof.
Let me explain in detail by referring to the surface.

第１図は本発明による時分割多重化装置の一実施例を示
すブロック構成図、第２図は第１図に示した構成におけ
る各部の波形のタ、イミング図である。FIG. 1 is a block diagram showing an embodiment of a time division multiplexing apparatus according to the present invention, and FIG. 2 is a timing diagram of waveforms of various parts in the configuration shown in FIG.

第１図において、参照番号ｌθθ−／〜ｎは・＾々イン
ターフェイス回路を示し、該インター７７４１回路１０
０−’／−ｎは入力信号／−／〜！ｌを各インターフェ
イス回路内に持つチャンネル指定スイッチにより指定さ
れたＯＨ番号の時間位置のバースト信号、１−ｔ−ｎ（
第２図のｆｃｌ〜（ｅ））として出力する回路である。In FIG. 1, the reference number lθθ−/~n indicates an interface circuit, and the interface circuit 10
0-'/-n is the input signal /-/~! The burst signal at the time position of the OH number designated by the channel designation switch having l in each interface circuit, 1-t-n(
This is a circuit that outputs fcl-(e)) in FIG.

２θＯは上記／θσ−／−ｎの各インターフェイス回路
より出力されたバースト信号λ−／〜ｎを時分割多重化
する時分割多重回路、３００ｕ各インタ一フエイス回路
１００−　／〜ｎヘフレームタイミング信号ｌ（第２図
の（ａ））及び各チャンネルの時間軸上でのバーストタ
イミング位置を示すチャンネルタイミング信号Ｓ（第２
図の（ｂ））を出力する制御回路をそれぞれ示す。以下
に第２図のタイミングチャートを参照しながら第１図に
示した回路の動作を詳細に説明する。2θO is a time-division multiplexing circuit that time-division multiplexes the burst signals λ-/~n output from each interface circuit /θσ-/-n, and a frame timing signal to each 300u interface circuit 100-/~n. l ((a) in Figure 2) and a channel timing signal S (second
The control circuits that output (b) in the figure are shown respectively. The operation of the circuit shown in FIG. 1 will be explained in detail below with reference to the timing chart of FIG.

第１図において、制御回路３ｏｏからは第一図の（ａ）
の如きフレームタイミング信号ダと第一図の（ｂ）の如
き各チャンネルのバースト位置（各チャンネルの多重化
位置）を示すチャンネルタイミング信号Ｓを各インター
フェイス回路／θθ〜／−７ｌへ向は出力し、インター
フェイス回路１００−　／〜ｎにおいては上記フレーム
信号ダ（第一図の（ＰＬ）　）を基準としてチャンネル
タイミング信号Ｓにより指定される各チャンネルの多重
化位置の内、各インクー７エイス回路が持つチャンネル
指定スイッチによシ指定されたＯＨ番号の位置を各イン
ターフェイス回路の入力信号に割当てられた多重化位置
として第一図−（ｃ）〜（ｅ）の如きバースト信号を出
力する。ここで、第一図の（Ｃ）はチャンネル指定スイ
ッチがｒ／Ｊを指定したインターフェイス回路より出力
されるバースト信号を、第一図の（ａ）及び（０）は各
々チャンネル指定スイッチが「コ」及びｒｎＪを指定し
たインターフェイス回路より出力されたバースト信号を
それぞれ示す。又、第１図の時分割多重回路λθＯは上
記インターフェイス回路より出力された第２図−（ａ）
〜（θ）の如きバースト信号を時分割多重化し、第一図
の（ｆ）の如き出力信号３として出力する。In FIG. 1, from the control circuit 3oo, (a) in FIG.
A frame timing signal DA as shown in FIG. 1 and a channel timing signal S indicating the burst position of each channel (multiplexing position of each channel) as shown in FIG. , in the interface circuits 100-/~n, among the multiplexing positions of each channel specified by the channel timing signal S with reference to the frame signal DA ((PL) in FIG. 1), each inductor 7 eighth circuit has The position of the OH number designated by the channel designation switch is set as the multiplexing position assigned to the input signal of each interface circuit, and a burst signal as shown in FIGS. 1(c) to 1(e) is output. Here, (C) in Figure 1 shows the burst signal output from the interface circuit for which the channel designation switch has designated r/J, and (a) and (0) in Figure 1 each indicate the burst signal output by the channel designation switch as "r/J". ” and burst signals output from the interface circuit designated rnJ, respectively. Moreover, the time division multiplexing circuit λθO in FIG. 1 is connected to the output from the above interface circuit in FIG.
The burst signals such as .about.(.theta.) are time-division multiplexed and output as an output signal 3 as shown in FIG. 1(f).

この様な時分割多重化装置においては、入力信号のＯＨ
番号はインターフェイス回路内のチャンネル指定スイッ
チによシ任意設定でき、又この装置を前記時分割多方向
多重通信方式の子局に使用した場合には、　Ｏｎｎ番号
上上記如く任意に設定できる為に、第１図のｎ個のイン
ターフェイス回路の内ｍ個のインターフェイス回路のみ
を実装すれば良く、従って１回ＶＭ　＜ｎ成が効率的に
なる。In such a time division multiplexing device, the input signal OH
The number can be arbitrarily set using the channel designation switch in the interface circuit, and when this device is used as a slave station of the time division multiplex communication system, the OnN number can be arbitrarily set as described above. Only m interface circuits out of n interface circuits in FIG. 1 need to be implemented, and therefore it is efficient to form VM < n once.

以」二の説明で９１らかな如く、インターフェイス回路
にチャンネル指定スイッチを持った第１図の如く構成さ
れる本発明によれば、各入力信号のチャンネル番号を任
意に設定でき且つ効率的な回路構成の出来る時分割多重
化装置が容易に提供できる。As shown in the following explanation, according to the present invention configured as shown in FIG. 1 in which the interface circuit has a channel designation switch, the channel number of each input signal can be arbitrarily set and an efficient circuit can be realized. A configurable time division multiplexing device can be easily provided.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による時分割多重化装置の一実施例を示
すブロック構成図、第コ因り、第１図の各部の波形のタ
イミングを示す図である。 １００・・・インターフェイス回ｒＪ　２００・・・時
分割多重回路、　３０θ・・・制御回路 特許出願人　日本亀気株式会社 代　理　人　弁理士　熊谷雄太部 第１　図FIG. 1 is a block diagram showing an embodiment of a time division multiplexing device according to the present invention, and FIG. 1 is a diagram showing the waveform timing of each part of FIG. 1. 100...Interface circuit rJ 200...Time division multiplex circuit, 30θ...Control circuit Patent applicant Nippon Kameki Co., Ltd. Representative Patent attorney Yutabe Kumagai Figure 1

Claims (1)

【特許請求の範囲】[Claims] 入力信号をバースト信号に変換する複数のインターフェ
イス回１ｔ１Ｇと、前記各・インターフェイス回路から
の出力信号を時分割多重化する時分割多重回路と、前記
インターフェイス回路を制御する制御信号を出力する制
御回路とにより構成される時分割多重化装置において、
前記制御回路は前記各インターフェイス回路へ向けてフ
レームタイミング４１号と該７レーノ・タイミング信号
を基準として前記各インターフェイス回路より出力され
るバースト信号の時間位置を示すチャンネルタイミング
信号の少なくともス−りのイ「１号全出力し、ＲｉＪ記
各インターフェイス回路（」１、チャンネル指定スイッ
チを有し、前記制徊１回路より出力された７レ一ムタイ
ミング信号を基準としてチャ／ネルタイミング信号と前
記チャンネル指定スイッチにより指定された時間位１〃
に出力バースト信号を前記時分割多重回路へ向けて出力
する４１に：％徴とした時分割多重化装置。a plurality of interface circuits 1t1G that convert input signals into burst signals; a time division multiplex circuit that time division multiplexes output signals from each of the interface circuits; and a control circuit that outputs control signals that control the interface circuits. In a time division multiplexing device configured by
The control circuit sends frame timing No. 41 to each of the interface circuits and at least one of the channel timing signals indicating the time position of the burst signal outputted from each of the interface circuits with reference to the 7 Rehno timing signal. "No. 1 full output, each RiJ interface circuit (" 1, has a channel designation switch, and the channel/channel timing signal and the channel designation based on the 7-frame timing signal output from the control circuit 1) The time specified by the switch 1
41. A time division multiplexing device which outputs an output burst signal to the time division multiplexing circuit.