JPH04129341A - Multiplex signal selection separation circuit - Google Patents
Multiplex signal selection separation circuitInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数チャネル分を時分割多重化した多重信号
から選択された１チャネル分の信号を取り出すようにし
た、多チヤネルＰＣＭ衛星音楽放送受信機などにおける
多重信号選択分離回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides a multi-channel PCM satellite music broadcasting receiver that extracts a signal for one channel selected from a multiplexed signal obtained by time-division multiplexing multiple channels. The present invention relates to a multiplex signal selection/separation circuit in, for example, a multi-signal selection/separation circuit.
従来の技術
たとえば、多チヤネルＰＣＭ衛星音楽放送におけるＰ
ＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉｏｎ
）多重信号を受信する受信機においては、その多重信号
から選択した１チヤネルの信号を取り出すために、第３
図に示す構成の多重信号選択分離回路を組み込むことが
提案されている。Conventional technology For example, P in multi-channel PCM satellite music broadcasting.
CM (Pulse Code Modulation
) In a receiver that receives multiplexed signals, in order to extract the signal of one channel selected from the multiplexed signal,
It has been proposed to incorporate a multiplexed signal selection/separation circuit having the configuration shown in the figure.
この多重信号選択分離回路は、ＣＡＴＶ配信用音声放送
の場合の１２チャネル多重信号を選択分離するための回
路であって、入力されてくる多重信号は、そのチャネル
数に合わせて１２ビットシフトレジスタ１でラッチされ
る。This multiplex signal selection/separation circuit is a circuit for selectively separating a 12-channel multiplex signal in the case of audio broadcasting for CATV distribution. is latched.
１２ビツトシフトレジスタ１でラッチされた１周期分の
多重信号は、１２ビツトの並列信号として１２対１セレ
クタ２に送られ、この１２対１セレクタ２に別に入力さ
れるチャネル選択信号によって選ばれる１つのチャネル
の信号が１２対１セレクタ２から出力され、その信号は
多重信号の周期に同期したデータラッチクロックによっ
て動作するラッチ回路３に取り込まれ、ラッチ回路３か
らデータとして出力される。The multiplexed signal for one period latched by the 12-bit shift register 1 is sent to the 12-to-1 selector 2 as a 12-bit parallel signal, and the one selected by the channel selection signal input separately to the 12-to-1 selector 2 is sent to the 12-to-1 selector 2 as a 12-bit parallel signal. The signals of the two channels are outputted from the 12-to-1 selector 2, and the signals are taken into the latch circuit 3 operated by the data latch clock synchronized with the period of the multiplexed signal, and outputted from the latch circuit 3 as data.
発明が解決しようとする課題
しかし、上述した従来の多重信号選択分離回路の場合、
シフトレジスタ１として多重信号のチャンネル数Ｎだけ
のビット数を持つものを用意すると共に、そのチャネル
数Ｎから１つのチャネルを選択するセレクタ２としてＮ
対１セレクタが必要であり、チャネル数Ｎの増大につれ
て回路規模が大きくなるという問題点を有する。Problems to be Solved by the Invention However, in the case of the above-mentioned conventional multiplex signal selection/separation circuit,
A shift register 1 having the number of bits equal to the number of channels of the multiplexed signal N is prepared, and a selector 2 for selecting one channel from the number N of channels is N.
A pair-to-one selector is required, and there is a problem that the circuit scale increases as the number of channels N increases.
また、チャネル数Ｎの異なる数種類の多重信号を受信す
る場合には、各多重信号のチャネル数Ｎに合わせたシフ
トレジスタ１およびセレクタ２を持つ複数種類の多重信
号分離回路を用意しなければならず、汎用性に欠けると
いう問題点も有する。In addition, when receiving several types of multiplexed signals with different numbers of channels N, multiple types of multiplexed signal separation circuits having shift registers 1 and selectors 2 corresponding to the number of channels N of each multiplexed signal must be prepared. , it also has the problem of lacking versatility.
したがって、本発明の目的は、回路規模が小さくて済み
かつ低消費電力であり、どのようなチャネル数の多重信
号にも適用できる汎用性に富んだ多重信号選択分離回路
を提供することである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a highly versatile multiplexed signal selection/separation circuit that has a small circuit scale, low power consumption, and can be applied to multiplexed signals with any number of channels.
課題を解決するための手段
本発明は、複数チャネル分を時分割多重化した多重信号
を受け、別に入力されるラッチパルスの入力タイミング
で１チャネル分の信号を保持するラッチ回路と、
前記多重信号の１周期分の直列信号のうち先頭の第１の
チャネルの信号が前記ラッチ回路に入力されるタイミン
グでクロックを出力するクロック生成回路と、
前言己多重信号から分離しようとする信号のチャネル数
情報を出力するチャネル指定回路と、前記多重信号の１
ビツト周期に同期してカウントするカウンタからなり、
前記チャネル指定回路からの出力情報であるチャネル数
をプリセット値とし、前記クロック生成回路からのクロ
ックによってカウントを開始し、プリセット値だけカウ
ントするとキャリア信号を前記ラッチ回路へのラッチパ
ルスとして出力するラッチパルス発生回路とを備えたこ
とを特徴とする多重信号選択分離回路である。Means for Solving the Problems The present invention provides a latch circuit that receives a multiplexed signal obtained by time-division multiplexing multiple channels and holds the signal for one channel at the input timing of a separately input latch pulse, and the multiplexed signal. a clock generation circuit that outputs a clock at the timing when the first channel signal of one period of the serial signal is input to the latch circuit; and channel number information of the signal to be separated from the multiplexed signal. a channel designation circuit that outputs one of the multiplexed signals;
Consists of a counter that counts in synchronization with the bit cycle.
A latch pulse that takes the number of channels, which is output information from the channel designation circuit, as a preset value, starts counting by the clock from the clock generation circuit, and outputs a carrier signal as a latch pulse to the latch circuit when the preset value is counted. 1 is a multiplexed signal selection/separation circuit characterized by comprising a generation circuit;
作 用
本発明に従えば、多重信号のチャネル数に応じて、クロ
ック生成回路のクロック生成周期と、ラッチパルス発生
回路のカウント周期を変えることで、回路の構成を変更
することなく、どのようなチャネル数の多重信号に対し
ても信号の選択分離を行うことができる。Effect According to the present invention, by changing the clock generation period of the clock generation circuit and the count period of the latch pulse generation circuit according to the number of channels of multiplexed signals, any kind of operation can be performed without changing the circuit configuration. Selective separation of signals can also be performed for multiplexed signals with a number of channels.
実施例
第１図は、本発明の一実施例である多重信号選択分離回
路の基本的構成を示すブロック図である。Embodiment FIG. 1 is a block diagram showing the basic configuration of a multiplexed signal selection/separation circuit which is an embodiment of the present invention.
第１のラッチ回路４は、入力されてくる多重信号の各ビ
ット、つまり多重信号の各チャネル毎の信号を順次ラッ
チするための１ビツトラッチ回路であり、多重信号の１
ビツト周期に同期した高次多重クロックのタイミングで
ラッチ動作が行われる。The first latch circuit 4 is a 1-bit latch circuit for sequentially latching each bit of the input multiplexed signal, that is, the signal for each channel of the multiplexed signal.
A latch operation is performed at the timing of a high-order multiplex clock synchronized with the bit period.
上記ラッチ回路４の次段には、このラッチ回路４から出
力される信号のうち選ばれた１つのチャネルの信号をラ
ッチするための第２のラッチ回路５が接続されている。A second latch circuit 5 is connected to the next stage of the latch circuit 4 for latching the signal of one selected channel among the signals output from the latch circuit 4.
このラッチ回路５は、ラッチパルス発生回路７から出力
されるラッチパルスのタイミングでラッチ動作が行われ
る。This latch circuit 5 performs a latch operation at the timing of a latch pulse output from the latch pulse generating circuit 7.
また、第２のラッチ回路５の次段には、このラッチ回路
５から出力される信号を別のタイミングでラッチするた
めの第３のラッチ回路６が接続されている。このラッチ
回路６は、上記制御回路８から出力される正規化クロッ
クのタイミングでラッチ動作が行われる。正規化クロッ
クは、多重信号の１周期分の直列信号のうち先頭の第１
のチャネルの信号が前記ラッチ回路５に入力されるタイ
ミングで出力される。Furthermore, a third latch circuit 6 is connected to the next stage of the second latch circuit 5 for latching the signal output from the latch circuit 5 at a different timing. This latch circuit 6 performs a latch operation at the timing of the normalized clock output from the control circuit 8. The normalized clock is the first one of the serial signals for one period of the multiplexed signal.
The signal of the channel is output at the timing when it is input to the latch circuit 5.
ラッチパルス発生回路７は、たとえば５ビツトのダウン
力ウタからなり、多重信号の１ビット周期に同期してカ
ウント動作する機能を持ち、制御回路８から与えられる
チャネル選択信号に応じたプリセット値が設定され、上
述した正規化クロックをインバータ９で反転した信号を
ロード信号Ｌ○ＡＤとして受け、そのロード信号ＬＯＡ
Ｄの入力タイミングでプリセット値から０までダウンカ
ウントを開始し、カウント値が０になるとキャリア信号
を出力する。このキャリア信号がラッチパルスとして上
言己ラッチ回路５に与えられる。The latch pulse generation circuit 7 consists of, for example, a 5-bit down output, has a function of counting in synchronization with the 1-bit period of the multiplexed signal, and has a preset value set according to the channel selection signal given from the control circuit 8. The signal obtained by inverting the normalized clock described above by the inverter 9 is received as the load signal L○AD, and the load signal LOA
At the input timing of D, it starts counting down from the preset value to 0, and when the count value reaches 0, it outputs a carrier signal. This carrier signal is applied to the latch circuit 5 as a latch pulse.
制御回路８からラッチパルス発生回路７に与えられるチ
ャネル選択信号とは、多重信号から分離しようとする信
号のチャネル数Ｎのデータであり、そのチャネル数Ｎが
ラッチパルス発生回路７にプリセット値として設定され
る。The channel selection signal given from the control circuit 8 to the latch pulse generation circuit 7 is data on the number of channels N of the signal to be separated from the multiplexed signal, and the number N of channels is set as a preset value in the latch pulse generation circuit 7. be done.
第２図は、上記多重信号選択分離回路の動作を示すタイ
ミングチャートであり、そのうち第２図（１）は多重信
号を、第２図（２）はラッチパルスを、第２図（３）は
第２のラッチ回路５の出力を、第２図（４）は正規化ク
ロックを、第２図（５）は第３のラッチ回路６の出力を
それぞれ示している。FIG. 2 is a timing chart showing the operation of the multiplexed signal selection/separation circuit, in which FIG. 2(1) shows the multiplexed signal, FIG. 2(2) shows the latch pulse, and FIG. 2(3) shows the latch pulse. The output of the second latch circuit 5 is shown, FIG. 2 (4) shows the normalized clock, and FIG. 2 (5) shows the output of the third latch circuit 6.
なお、第２図（１）において、１’ 、２’ 〜６１
は多重信号の１番目の周期における１、２〜６チヤネル
の信号を、１２，２２．〜６２は多重信号の２番目の周
期における１、２．〜６チヤネルの信号を、ｌｊ 、２
ｆｆ、〜６３は多重信号の３番目の周期における１、２
．〜６チヤネルの信号をそれぞれ示している。In addition, in FIG. 2 (1), 1', 2' to 61
represents the signals of channels 1, 2 to 6 in the first period of the multiplexed signal, 12, 22 . ~62 are 1, 2 . . . in the second period of the multiplexed signal. ~6 channel signals, lj, 2
ff, ~63 are 1, 2 in the third period of the multiplexed signal
．． ~6 channels of signals are shown, respectively.
次に、第２図を参照して上記多重信号選択分離回路の動
作を説明する。Next, the operation of the multiplexed signal selection and separation circuit will be explained with reference to FIG.
いま、個人配信用多チヤネルＰＣＭ衛星音楽放送の多重
信号から選択された１チヤネルの信号を選択分離するも
のとすると、この場合の多重信号のチャネル数Ｎは６で
ある。また、このときの低次多重信号の伝送速度、つま
り多重信号の中の１チャネル分のＰＣＭ信号の伝送速度
は２．０４８Ｍ ｂ ／ ｓである。そこで、６チヤネ
ルの多重信号の伝送速度は６Ｘ２．０４８Ｍｂ／５＝１
２．２８８Ｍｂ／ｓである。Assuming that one channel signal selected from a multiplexed signal of a multichannel PCM satellite music broadcast for personal distribution is to be selectively separated, the number of channels N of the multiplexed signal in this case is six. Further, the transmission rate of the low-order multiplexed signal at this time, that is, the transmission rate of the PCM signal for one channel in the multiplexed signal, is 2.048 Mb/s. Therefore, the transmission speed of 6 channels of multiplexed signals is 6X2.048Mb/5=1
It is 2.288 Mb/s.
この伝送速度に合わせて、制御回路８がら第１のラッチ
回路４に与えられる高次多重クロックの周波数は１２．
２８８ＭＨｚに設定される。したがって、第１のラッチ
回路４では入力されてくる多重信号の各ビットつまり各
チャネルの信号が順次ラッチされ、ラッチされた各信号
は第２のラッチ回路５へ順次入力される。In accordance with this transmission speed, the frequency of the high-order multiplexed clock given from the control circuit 8 to the first latch circuit 4 is 12.
The frequency is set to 288MHz. Therefore, the first latch circuit 4 sequentially latches each bit of the input multiplexed signal, that is, the signal of each channel, and each latched signal is sequentially input to the second latch circuit 5.
この多重信号選択分離回路によって多重信号から３チヤ
ネルの信号を選択分離する場合には、制御回路８からラ
ッチパルス発生回路７に対しチャネル選択信号として３
チヤネルを指定するデータ（０００１１）が送出され、
このデータがプリセット値としてラッチパルス発生回路
７に設定される。When the multiplexed signal selection and separation circuit selectively separates three channels of signals from the multiplexed signal, the control circuit 8 sends three channel selection signals to the latch pulse generation circuit 7.
Data (00011) specifying the channel is sent,
This data is set in the latch pulse generation circuit 7 as a preset value.
また、ラッチパルス発生回路７では、多重信号の伝送速
度に合わせて、１２．２８８ＭＨｚのクロックでカウン
ト動作が行われるように動作速度が設定される。Furthermore, the operating speed of the latch pulse generating circuit 7 is set so that the counting operation is performed using a clock of 12.288 MHz in accordance with the transmission speed of the multiplexed signal.
さらに、制御回路８から出力される正規化クロックは、
第２図（４）に示すように多重信号の周期の先頭の信号
１’ 、１２，１３． が第２のラッチ回路５に入力
されるタイミングで立ち上がるように設定される。Furthermore, the normalized clock output from the control circuit 8 is
As shown in FIG. 2 (4), the first signals 1', 12, 13 . is set to rise at the timing when the signal is input to the second latch circuit 5.
そこで、１番目の周期の多重信号の先頭の１チャネル信
号１１がラッチ回路５に入力されるタイミングで正規化
クロックを反転した信号がロード信号ＬＯＡＤとしてラ
ッチパルス発生回路７に入力され、この時点からラッチ
パルス発生回路７はダウンカウントを開始する。Therefore, at the timing when the first channel signal 11 of the multiplexed signal of the first period is input to the latch circuit 5, a signal obtained by inverting the normalized clock is input to the latch pulse generation circuit 7 as the load signal LOAD, and from this point on, The latch pulse generation circuit 7 starts counting down.
上記ラッチパルス発生回路７がプリセット値を０にする
ｔでダウンカウントすると、つまり３クロック分だけダ
ウンカウントすると、このラッチパルス発生回路７から
キャリア信号が出力され、このキャリア信号は第２図（
２）に示すラッチパルスとして第２のラッチ回路５に与
えられる。このタイミングは、ラッチ回路５に多重信号
の１番目の周期における３チヤネルの信号３Ｉが入力す
るタイミングであり、このときラッチ回路５にその３チ
ヤネルの信号３１がラッチされる。When the latch pulse generation circuit 7 counts down at t to set the preset value to 0, that is, when it counts down by 3 clocks, a carrier signal is output from the latch pulse generation circuit 7, and this carrier signal is shown in FIG.
2) is applied to the second latch circuit 5 as a latch pulse shown in FIG. This timing is the timing at which the three-channel signal 3I in the first cycle of the multiplexed signal is input to the latch circuit 5, and at this time, the three-channel signal 31 is latched into the latch circuit 5.
以下、同様にして多重信号の２番目の周期でも３チヤネ
ルの信号３２が、３番目の周期でも３チャネルの信号３
３が順次う・ンチ回路５によってラッチされる。Similarly, the 3-channel signal 32 is transmitted in the second period of the multiplexed signal, and the 3-channel signal 32 is transmitted in the third period of the multiplexed signal.
3 are sequentially latched by the opening circuit 5.
また、上記ラッチ回路５から出力される各３チヤネルの
信号３’ 、３２．３’ 、・・・は次段のう・ンチ回
路６によって正規化クロックの立ち上がりのタイミング
で順次ラッチされ、う・ソチされた信号は第２図（５）
に示すように選択分離データとして順次出力される。第
２のラッチ回路５から出力される信号の出力タイミング
は、選択したチャネルに応じて異なるが、第３のラッチ
回路６では必ず多重信号の周期の先頭の１チヤネルの信
号が現れるタイミングでラッチが行われるので、どのチ
ャネルが分離するチャネルとして選ばれても、ラッチ回
路６からの分離データの出力タイミングは一定となる。Further, the signals 3', 32.3', . . . of each three channels outputted from the latch circuit 5 are sequentially latched by the next-stage up-chip circuit 6 at the timing of the rising edge of the normalized clock. The signal that was set is shown in Figure 2 (5).
The selected and separated data are sequentially output as shown in FIG. The output timing of the signal output from the second latch circuit 5 differs depending on the selected channel, but the third latch circuit 6 always latches at the timing when the signal of one channel appears at the beginning of the period of the multiplexed signal. Therefore, no matter which channel is selected as the channel to be separated, the output timing of the separated data from the latch circuit 6 is constant.
ところで、多重信号のチャネル数Ｎが１２の場合、その
多重信号の伝送速度は１２Ｘ２．０４．８Ｍｂ／５＝２
４．５７６Ｍｂ／ｓと先程の場合に比べて２倍となるの
で、この多重信号を上記多重信号選択分離回路で選択分
離しようとする場合にはラッチ回路４のラッチ動作速度
やう・ソチパルス発生回路７のカウント動作速度を２倍
に高速化するだけで対応でき、選択するチャネルは制御
回路８から出力するチャネル選択信号を可変設定するだ
けで簡単に変更できる。By the way, when the number of channels N of a multiplexed signal is 12, the transmission speed of the multiplexed signal is 12X2.04.8Mb/5=2
4.576 Mb/s, which is twice as much as in the previous case, so when attempting to selectively separate this multiplexed signal with the multiplexed signal selection/separation circuit, the latch operation speed of the latch circuit 4 and the Sochi pulse generation circuit 7 are required. This can be achieved simply by doubling the counting operation speed of , and the channel to be selected can be easily changed by simply variably setting the channel selection signal output from the control circuit 8.
なお、ここではラッチパルス発生回路７を５ビツトのカ
ウンタで構成しているのでプリセット値として１〜２’
＝３２まで設定できる。つまりチャネル数Ｎが３２ま
での多重信号について選択分離が可能となる。Note that here, since the latch pulse generation circuit 7 is composed of a 5-bit counter, the preset value is 1 to 2'.
It can be set up to =32. In other words, it is possible to selectively separate multiplexed signals having up to 32 channels.
発明の効果
以上のように、本発明の多重信号選択分離回路によれば
、クロック生成回路から出力される多重信号の周期の先
頭に同期するラッチパルスでカウントを開始し、多重信
号の１ビツト周期に同期してカウント動作し、チャネル
指定回路からの出力であるチャネル数だけカウントする
ラッチパルス発生回路からのキャリア信号をラッチパル
スとして、入力されてくる多重信号から１つのチャネル
の信号をラッチ回路でラッチするように構成しているの
で、多重信号のチャネル数に応じて、クロック生成回路
のクロック生成周期と、ラッチパルス発生回路のカウン
ト周期を変えることで、回路の構成を変更することなく
、どのようなチャネル数の多重信号に対しても信号の選
択分離を行うことができる。Effects of the Invention As described above, according to the multiplex signal selection/separation circuit of the present invention, counting is started with a latch pulse synchronized with the beginning of the cycle of the multiplex signal output from the clock generation circuit, and one bit period of the multiplex signal is The carrier signal from the latch pulse generation circuit, which counts the number of channels output from the channel designation circuit, is used as a latch pulse, and the latch circuit uses the signal of one channel from the input multiplexed signal as a latch pulse. Since it is configured to latch, it is possible to change the clock generation period of the clock generation circuit and the count period of the latch pulse generation circuit according to the number of channels of multiplexed signals, without changing the circuit configuration. Selective separation of signals can be performed even for multiplexed signals with such a number of channels.
第１図は本発明の一実施例である多重信号選択分離回路
の基本的構成を示すブロック図、第２図はその動作を示
すタイミングチャート、第３図は従来の多重信号選択分
離回路の基本的構成を示すブロック図である。
５．６・・・ラッチ回路、７・・・ラッチパルス発生回
路、８・・・制御回路
代理人 弁理士 西教 圭一部
ム
協
図FIG. 1 is a block diagram showing the basic configuration of a multiplexed signal selection/separation circuit which is an embodiment of the present invention, FIG. 2 is a timing chart showing its operation, and FIG. 3 is the basics of a conventional multiplexed signal selection/separation circuit. 1 is a block diagram showing the configuration of the system. 5.6...Latch circuit, 7...Latch pulse generation circuit, 8...Control circuit Agent Patent attorney Keiichi Saikyo Team Coordination Diagram
Claims (1)
に入力されるラッチパルスの入力タイミングで１チャネ
ル分の信号を保持するラッチ回路と、 前記多重信号の１周期分の直列信号のうち先頭の第１の
チャネルの信号が前記ラッチ回路に入力されるタイミン
グでクロックを出力するクロック生成回路と、 前記多重信号から分離しようとする信号のチャネル数情
報を出力するチャネル指定回路と、前記多重信号の１ビ
ット周期に同期してカウントするカウンタからなり、前
記チャネル指定回路からの出力情報であるチャネル数を
プリセット値とし、前記クロック生成回路からのクロッ
クによってカウントを開始し、プリセット値だけカウン
トするとキャリア信号を前記ラッチ回路へのラッチパル
スとして出力するラッチパルス発生回路とを備えたこと
を特徴とする多重信号選択分離回路。[Scope of Claims] A latch circuit that receives a multiplexed signal obtained by time-division multiplexing multiple channels and holds the signal for one channel at the input timing of a separately input latch pulse; a clock generation circuit that outputs a clock at the timing when the first channel signal of the serial signal is input to the latch circuit; and a channel designation circuit that outputs channel number information of the signal to be separated from the multiplexed signal. and a counter that counts in synchronization with the 1-bit period of the multiplexed signal, uses the number of channels, which is the output information from the channel designation circuit, as a preset value, starts counting by the clock from the clock generation circuit, and performs a preset counter. A multiplexed signal selection and separation circuit comprising: a latch pulse generation circuit that outputs a carrier signal as a latch pulse to the latch circuit after counting the value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25107390A JPH04129341A (en) | 1990-09-19 | 1990-09-19 | Multiplex signal selection separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25107390A JPH04129341A (en) | 1990-09-19 | 1990-09-19 | Multiplex signal selection separation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129341A true JPH04129341A (en) | 1992-04-30 |
Family
ID=17217230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25107390A Pending JPH04129341A (en) | 1990-09-19 | 1990-09-19 | Multiplex signal selection separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129341A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799484A (en) * | 1993-09-28 | 1995-04-11 | Nec Corp | Channel selection system and data receiver |
-
1990
- 1990-09-19 JP JP25107390A patent/JPH04129341A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799484A (en) * | 1993-09-28 | 1995-04-11 | Nec Corp | Channel selection system and data receiver |
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