JPS60217658A - 半導体集積回路装置の入力保護回路 - Google Patents
半導体集積回路装置の入力保護回路Info
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- JPS60217658A JPS60217658A JP59074336A JP7433684A JPS60217658A JP S60217658 A JPS60217658 A JP S60217658A JP 59074336 A JP59074336 A JP 59074336A JP 7433684 A JP7433684 A JP 7433684A JP S60217658 A JPS60217658 A JP S60217658A
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- 230000001681 protective effect Effects 0.000 title abstract 6
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- 230000002159 abnormal effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
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- 230000006378 damage Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置の改良、特にその入力
保護回路の改良に関するものである。
保護回路の改良に関するものである。
従来のこの種の半導体集積回路装置の入力保護回路を第
１図を用いて説明する。図において、１は入力電圧印加
部分で、これは入力保護抵抗８の一端に接続されている
。この入力保護抵抗８は絶縁物上に置かれ、これの他端
は直列に接続された２つの入力保護ダイオード４．５の
接続点Ｃ及び絶縁ゲート電界効果型半導体素子６のゲー
ト７に接続されており、この入力保護ダイオード４のカ
ソードは本回路内で使用している最高電位２に、またダ
イオード５のアノードは本回路内で使用している最低電
位３に接続されている。
１図を用いて説明する。図において、１は入力電圧印加
部分で、これは入力保護抵抗８の一端に接続されている
。この入力保護抵抗８は絶縁物上に置かれ、これの他端
は直列に接続された２つの入力保護ダイオード４．５の
接続点Ｃ及び絶縁ゲート電界効果型半導体素子６のゲー
ト７に接続されており、この入力保護ダイオード４のカ
ソードは本回路内で使用している最高電位２に、またダ
イオード５のアノードは本回路内で使用している最低電
位３に接続されている。
次に動作について説明する。
この従来の入力保護回路は、異常電圧が入力電圧印加部
分１に印加された場合に、ゲート７のゲート酸化膜破壊
を防止する回路である。第１図において、入力電圧印加
部分１に急峻な異常電圧が印加された場合、異常電圧値
が最高電位２と入力保護ダイオード４の順方向電位降下
とをプラスした値以上であれば、その電位差が入力保護
抵抗８に印加される。また、異常電圧値が最低電位３と
入力保護ダイオード５の順方向電位降下とをプラスした
値以下であれば、その電位差が入力保護抵抗８に印加さ
れることになる。
分１に印加された場合に、ゲート７のゲート酸化膜破壊
を防止する回路である。第１図において、入力電圧印加
部分１に急峻な異常電圧が印加された場合、異常電圧値
が最高電位２と入力保護ダイオード４の順方向電位降下
とをプラスした値以上であれば、その電位差が入力保護
抵抗８に印加される。また、異常電圧値が最低電位３と
入力保護ダイオード５の順方向電位降下とをプラスした
値以下であれば、その電位差が入力保護抵抗８に印加さ
れることになる。
しかし、この従来回路では、入力保護ダイオード４．５
の順方向電位降下が０．７Ｖ程度しかなく、急峻な異常
電圧値から最高電位２、もしくは最低電位３を引いた値
のほぼ全部が入力保護抵抗８に印加され、そのため、こ
の従来回路では入力保護抵抗８の破壊を招きやすく、ま
た、この破壊を防止するため入力保護抵抗８の抵抗値を
大きくとると、入力部分の時定数τが大きくなり、遅延
時間が長くなるという欠点があった。
の順方向電位降下が０．７Ｖ程度しかなく、急峻な異常
電圧値から最高電位２、もしくは最低電位３を引いた値
のほぼ全部が入力保護抵抗８に印加され、そのため、こ
の従来回路では入力保護抵抗８の破壊を招きやすく、ま
た、この破壊を防止するため入力保護抵抗８の抵抗値を
大きくとると、入力部分の時定数τが大きくなり、遅延
時間が長くなるという欠点があった。
この発明は、かかる欠点を解消するためになされたもの
で、従来の入力保護ダイオードをバンチスルートランジ
スタに置き換えることにより、破壊耐圧を向上でき、あ
るいは入力部の遅延時間を短縮できる半導体集積回路装
置の入力保護回路を提供することを目的としている。
で、従来の入力保護ダイオードをバンチスルートランジ
スタに置き換えることにより、破壊耐圧を向上でき、あ
るいは入力部の遅延時間を短縮できる半導体集積回路装
置の入力保護回路を提供することを目的としている。
（発明の実施例〕
以下、この発明の実施例を図について説明する。
第２図はこの発明の一実施例による半導体集積回路（０
ＭＯ３）装置の入力保護回路の回路構成を示す。図にお
いて、第１図と同一符号は同−又は相当部分を示し、９
．１０は最高電位２と最低電位３間に直列に接続された
バンチスルートランジスタで、該両トランジスタ９．１
０は入力印加電圧を上記従来の入力保護ダイオード４，
５よりも高い電圧でクランプできる。そして該両トラン
ジスタ９．１０の接続点Ｃは絶縁ゲート電界効果型半導
体素子１１．１２のゲート１３に接続されている。なお
、該両半導体素子１１．１２はそれぞれＰチャンネル、
Ｎチャンネル絶縁ゲート電界効果型半導体素子であり、
１４は該両半導体素子１１．１２の出力である。１８は
絶縁物上に置かれた多結晶シリコンからなる入力保護抵
抗であり、これの一端には入力電圧が印加され、他端は
上記接続点Ｃに接続されている。
ＭＯ３）装置の入力保護回路の回路構成を示す。図にお
いて、第１図と同一符号は同−又は相当部分を示し、９
．１０は最高電位２と最低電位３間に直列に接続された
バンチスルートランジスタで、該両トランジスタ９．１
０は入力印加電圧を上記従来の入力保護ダイオード４，
５よりも高い電圧でクランプできる。そして該両トラン
ジスタ９．１０の接続点Ｃは絶縁ゲート電界効果型半導
体素子１１．１２のゲート１３に接続されている。なお
、該両半導体素子１１．１２はそれぞれＰチャンネル、
Ｎチャンネル絶縁ゲート電界効果型半導体素子であり、
１４は該両半導体素子１１．１２の出力である。１８は
絶縁物上に置かれた多結晶シリコンからなる入力保護抵
抗であり、これの一端には入力電圧が印加され、他端は
上記接続点Ｃに接続されている。
次に作用効果について説明する。
本実施例回路では、従来回路において入力保護抵抗８に
かかっていた異常電圧をバンチスルートランジスタ９，
１ｏに分担させることにより、破壊耐圧の向上、入力部
による遅延時間の短縮ができる。
かかっていた異常電圧をバンチスルートランジスタ９，
１ｏに分担させることにより、破壊耐圧の向上、入力部
による遅延時間の短縮ができる。
例えば、従来回路及び本実施例回路において、入力容量
がｌ０ＦＦ、入力保護抵抗値が３００Ω、絶縁ゲート電
界効果型半導体素子１１．１２のゲート絶縁破壊耐圧が
５０Ｖ、入力保護ダイオード４．５の順方向電位降下が
０．７ Ｖ、バンチスルートランジスタ９．１０による
電位降下が３ｏｖ、入力異常電圧が１００Ｖ、最高電位
２が５Ｖ、最低電位３がＯｖのとき、従来の入力保護回
路の入力保護抵抗８で消費される電力は２９．６Ｗ程度
であるが、本実施例の入力保護抵抗１８の消費電力は、
１４．１Ｗ程度と少なくなる。
がｌ０ＦＦ、入力保護抵抗値が３００Ω、絶縁ゲート電
界効果型半導体素子１１．１２のゲート絶縁破壊耐圧が
５０Ｖ、入力保護ダイオード４．５の順方向電位降下が
０．７ Ｖ、バンチスルートランジスタ９．１０による
電位降下が３ｏｖ、入力異常電圧が１００Ｖ、最高電位
２が５Ｖ、最低電位３がＯｖのとき、従来の入力保護回
路の入力保護抵抗８で消費される電力は２９．６Ｗ程度
であるが、本実施例の入力保護抵抗１８の消費電力は、
１４．１Ｗ程度と少なくなる。
また、従来の入力保護抵抗８と消費電力が同じになるよ
うに本実施例の入力保護抵抗１８の値を決めるとすれば
、該抵抗値は１４３Ω程度となり、そのため入力保護回
路の入力部の時定数は、従来では３ｎＳであるのに対し
、本実施例では１．４ｎＳと小さくなる。
うに本実施例の入力保護抵抗１８の値を決めるとすれば
、該抵抗値は１４３Ω程度となり、そのため入力保護回
路の入力部の時定数は、従来では３ｎＳであるのに対し
、本実施例では１．４ｎＳと小さくなる。
ここで、バンチスルートランジスタ９．１０のバンチス
ルー電圧は、これらが絶縁ゲート電界効果型であれば、
ソース・ドレイン間隔、及びその領域のアクセプタある
いはドナーのドープ量により変えることができ、またバ
イポーラ型であれば、ベース幅あるいはベースの濃度に
より変えることができる。そのため、この入力保護回路
を使用する半導体集積回路装置に応じたパンチスルー電
圧を有するバンチスルートランジスタを用いることがで
きる。
ルー電圧は、これらが絶縁ゲート電界効果型であれば、
ソース・ドレイン間隔、及びその領域のアクセプタある
いはドナーのドープ量により変えることができ、またバ
イポーラ型であれば、ベース幅あるいはベースの濃度に
より変えることができる。そのため、この入力保護回路
を使用する半導体集積回路装置に応じたパンチスルー電
圧を有するバンチスルートランジスタを用いることがで
きる。
なお、上記実施例では半導体集積回路がＣＭＯ８回路で
ある場合について説明したが、本発明はこの種の他の半
導体装置にも適用できることはいうまでもない。
ある場合について説明したが、本発明はこの種の他の半
導体装置にも適用できることはいうまでもない。
以上のように、この発明によれば、入力印加電圧を従来
回路のダイオードより高い電圧でクランプできるバンチ
スルートランジスタを用いて入力保護回路を構成し、入
力保護抵抗にががる電圧を該トランジスタにて分割する
ようにしたので、入力保護抵抗の破壊耐圧の向上、もし
くは入力部遅延時間の短縮ができる効果がある。
回路のダイオードより高い電圧でクランプできるバンチ
スルートランジスタを用いて入力保護回路を構成し、入
力保護抵抗にががる電圧を該トランジスタにて分割する
ようにしたので、入力保護抵抗の破壊耐圧の向上、もし
くは入力部遅延時間の短縮ができる効果がある。
第１図は従来の半導体集積回路装置の入力保護回路の回
路図、第２図は本発明の一実施例による半導体集積回路
装置の入力保護回路の回路図である。 図において、１８は入力保護抵抗、９．ｌＯはパンチス
ルートランジスタ、２，３は半導体集積回路装置の最高
電位、最低電位、１１．１２は絶縁ゲート電界効果型半
導体素子、１３は半導体素子１１．１２のゲートである
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図
路図、第２図は本発明の一実施例による半導体集積回路
装置の入力保護回路の回路図である。 図において、１８は入力保護抵抗、９．ｌＯはパンチス
ルートランジスタ、２，３は半導体集積回路装置の最高
電位、最低電位、１１．１２は絶縁ゲート電界効果型半
導体素子、１３は半導体素子１１．１２のゲートである
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図
Claims (2)
- （１） 絶縁物上に置かれ一端に入力電圧が印加され他
端が半導体集積回路装置の絶縁ゲート電界効果型半導体
素子のゲートに接続された入力保護抵抗と、上記集積回
路装置の最高電位と最低電位間に直列に接続されその接
続点が上記半導体素子のゲートに接続された２個のパン
チスルートランジスタとを備えたことを特徴とする半導
体集積回路装置の入力保護回路。 - （２） 上記入力保護抵抗は、多結晶シリコンからなる
ことを特徴とする特許請最の範囲第１項記載の半導体集
積回路装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074336A JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074336A JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217658A true JPS60217658A (ja) | 1985-10-31 |
Family
ID=13544172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074336A Pending JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099302A (en) * | 1988-09-14 | 1992-03-24 | Sgs-Thomson Microelectronics, S.A. | Integrable active diode |
| EP0860941A2 (en) * | 1997-02-25 | 1998-08-26 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
-
1984
- 1984-04-12 JP JP59074336A patent/JPS60217658A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099302A (en) * | 1988-09-14 | 1992-03-24 | Sgs-Thomson Microelectronics, S.A. | Integrable active diode |
| EP0860941A2 (en) * | 1997-02-25 | 1998-08-26 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
| EP0860941A3 (en) * | 1997-02-25 | 2002-01-09 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
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