JPS60217658A - 半導体集積回路装置の入力保護回路 - Google Patents
半導体集積回路装置の入力保護回路Info
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- JPS60217658A JPS60217658A JP59074336A JP7433684A JPS60217658A JP S60217658 A JPS60217658 A JP S60217658A JP 59074336 A JP59074336 A JP 59074336A JP 7433684 A JP7433684 A JP 7433684A JP S60217658 A JPS60217658 A JP S60217658A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000001681 protective effect Effects 0.000 title abstract 6
- 230000005669 field effect Effects 0.000 claims abstract description 9
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- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
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- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置の改良、特にその入力
保護回路の改良に関するものである。
保護回路の改良に関するものである。
従来のこの種の半導体集積回路装置の入力保護回路を第
1図を用いて説明する。図において、1は入力電圧印加
部分で、これは入力保護抵抗8の一端に接続されている
。この入力保護抵抗8は絶縁物上に置かれ、これの他端
は直列に接続された2つの入力保護ダイオード4.5の
接続点C及び絶縁ゲート電界効果型半導体素子6のゲー
ト7に接続されており、この入力保護ダイオード4のカ
ソードは本回路内で使用している最高電位2に、またダ
イオード5のアノードは本回路内で使用している最低電
位3に接続されている。
1図を用いて説明する。図において、1は入力電圧印加
部分で、これは入力保護抵抗8の一端に接続されている
。この入力保護抵抗8は絶縁物上に置かれ、これの他端
は直列に接続された2つの入力保護ダイオード4.5の
接続点C及び絶縁ゲート電界効果型半導体素子6のゲー
ト7に接続されており、この入力保護ダイオード4のカ
ソードは本回路内で使用している最高電位2に、またダ
イオード5のアノードは本回路内で使用している最低電
位3に接続されている。
次に動作について説明する。
この従来の入力保護回路は、異常電圧が入力電圧印加部
分1に印加された場合に、ゲート7のゲート酸化膜破壊
を防止する回路である。第1図において、入力電圧印加
部分1に急峻な異常電圧が印加された場合、異常電圧値
が最高電位2と入力保護ダイオード4の順方向電位降下
とをプラスした値以上であれば、その電位差が入力保護
抵抗8に印加される。また、異常電圧値が最低電位3と
入力保護ダイオード5の順方向電位降下とをプラスした
値以下であれば、その電位差が入力保護抵抗8に印加さ
れることになる。
分1に印加された場合に、ゲート7のゲート酸化膜破壊
を防止する回路である。第1図において、入力電圧印加
部分1に急峻な異常電圧が印加された場合、異常電圧値
が最高電位2と入力保護ダイオード4の順方向電位降下
とをプラスした値以上であれば、その電位差が入力保護
抵抗8に印加される。また、異常電圧値が最低電位3と
入力保護ダイオード5の順方向電位降下とをプラスした
値以下であれば、その電位差が入力保護抵抗8に印加さ
れることになる。
しかし、この従来回路では、入力保護ダイオード4.5
の順方向電位降下が0.7V程度しかなく、急峻な異常
電圧値から最高電位2、もしくは最低電位3を引いた値
のほぼ全部が入力保護抵抗8に印加され、そのため、こ
の従来回路では入力保護抵抗8の破壊を招きやすく、ま
た、この破壊を防止するため入力保護抵抗8の抵抗値を
大きくとると、入力部分の時定数τが大きくなり、遅延
時間が長くなるという欠点があった。
の順方向電位降下が0.7V程度しかなく、急峻な異常
電圧値から最高電位2、もしくは最低電位3を引いた値
のほぼ全部が入力保護抵抗8に印加され、そのため、こ
の従来回路では入力保護抵抗8の破壊を招きやすく、ま
た、この破壊を防止するため入力保護抵抗8の抵抗値を
大きくとると、入力部分の時定数τが大きくなり、遅延
時間が長くなるという欠点があった。
この発明は、かかる欠点を解消するためになされたもの
で、従来の入力保護ダイオードをバンチスルートランジ
スタに置き換えることにより、破壊耐圧を向上でき、あ
るいは入力部の遅延時間を短縮できる半導体集積回路装
置の入力保護回路を提供することを目的としている。
で、従来の入力保護ダイオードをバンチスルートランジ
スタに置き換えることにより、破壊耐圧を向上でき、あ
るいは入力部の遅延時間を短縮できる半導体集積回路装
置の入力保護回路を提供することを目的としている。
(発明の実施例〕
以下、この発明の実施例を図について説明する。
第2図はこの発明の一実施例による半導体集積回路(0
MO3)装置の入力保護回路の回路構成を示す。図にお
いて、第1図と同一符号は同−又は相当部分を示し、9
.10は最高電位2と最低電位3間に直列に接続された
バンチスルートランジスタで、該両トランジスタ9.1
0は入力印加電圧を上記従来の入力保護ダイオード4,
5よりも高い電圧でクランプできる。そして該両トラン
ジスタ9.10の接続点Cは絶縁ゲート電界効果型半導
体素子11.12のゲート13に接続されている。なお
、該両半導体素子11.12はそれぞれPチャンネル、
Nチャンネル絶縁ゲート電界効果型半導体素子であり、
14は該両半導体素子11.12の出力である。18は
絶縁物上に置かれた多結晶シリコンからなる入力保護抵
抗であり、これの一端には入力電圧が印加され、他端は
上記接続点Cに接続されている。
MO3)装置の入力保護回路の回路構成を示す。図にお
いて、第1図と同一符号は同−又は相当部分を示し、9
.10は最高電位2と最低電位3間に直列に接続された
バンチスルートランジスタで、該両トランジスタ9.1
0は入力印加電圧を上記従来の入力保護ダイオード4,
5よりも高い電圧でクランプできる。そして該両トラン
ジスタ9.10の接続点Cは絶縁ゲート電界効果型半導
体素子11.12のゲート13に接続されている。なお
、該両半導体素子11.12はそれぞれPチャンネル、
Nチャンネル絶縁ゲート電界効果型半導体素子であり、
14は該両半導体素子11.12の出力である。18は
絶縁物上に置かれた多結晶シリコンからなる入力保護抵
抗であり、これの一端には入力電圧が印加され、他端は
上記接続点Cに接続されている。
次に作用効果について説明する。
本実施例回路では、従来回路において入力保護抵抗8に
かかっていた異常電圧をバンチスルートランジスタ9,
1oに分担させることにより、破壊耐圧の向上、入力部
による遅延時間の短縮ができる。
かかっていた異常電圧をバンチスルートランジスタ9,
1oに分担させることにより、破壊耐圧の向上、入力部
による遅延時間の短縮ができる。
例えば、従来回路及び本実施例回路において、入力容量
がl0FF、入力保護抵抗値が300Ω、絶縁ゲート電
界効果型半導体素子11.12のゲート絶縁破壊耐圧が
50V、入力保護ダイオード4.5の順方向電位降下が
0.7 V、バンチスルートランジスタ9.10による
電位降下が3ov、入力異常電圧が100V、最高電位
2が5V、最低電位3がOvのとき、従来の入力保護回
路の入力保護抵抗8で消費される電力は29.6W程度
であるが、本実施例の入力保護抵抗18の消費電力は、
14.1W程度と少なくなる。
がl0FF、入力保護抵抗値が300Ω、絶縁ゲート電
界効果型半導体素子11.12のゲート絶縁破壊耐圧が
50V、入力保護ダイオード4.5の順方向電位降下が
0.7 V、バンチスルートランジスタ9.10による
電位降下が3ov、入力異常電圧が100V、最高電位
2が5V、最低電位3がOvのとき、従来の入力保護回
路の入力保護抵抗8で消費される電力は29.6W程度
であるが、本実施例の入力保護抵抗18の消費電力は、
14.1W程度と少なくなる。
また、従来の入力保護抵抗8と消費電力が同じになるよ
うに本実施例の入力保護抵抗18の値を決めるとすれば
、該抵抗値は143Ω程度となり、そのため入力保護回
路の入力部の時定数は、従来では3nSであるのに対し
、本実施例では1.4nSと小さくなる。
うに本実施例の入力保護抵抗18の値を決めるとすれば
、該抵抗値は143Ω程度となり、そのため入力保護回
路の入力部の時定数は、従来では3nSであるのに対し
、本実施例では1.4nSと小さくなる。
ここで、バンチスルートランジスタ9.10のバンチス
ルー電圧は、これらが絶縁ゲート電界効果型であれば、
ソース・ドレイン間隔、及びその領域のアクセプタある
いはドナーのドープ量により変えることができ、またバ
イポーラ型であれば、ベース幅あるいはベースの濃度に
より変えることができる。そのため、この入力保護回路
を使用する半導体集積回路装置に応じたパンチスルー電
圧を有するバンチスルートランジスタを用いることがで
きる。
ルー電圧は、これらが絶縁ゲート電界効果型であれば、
ソース・ドレイン間隔、及びその領域のアクセプタある
いはドナーのドープ量により変えることができ、またバ
イポーラ型であれば、ベース幅あるいはベースの濃度に
より変えることができる。そのため、この入力保護回路
を使用する半導体集積回路装置に応じたパンチスルー電
圧を有するバンチスルートランジスタを用いることがで
きる。
なお、上記実施例では半導体集積回路がCMO8回路で
ある場合について説明したが、本発明はこの種の他の半
導体装置にも適用できることはいうまでもない。
ある場合について説明したが、本発明はこの種の他の半
導体装置にも適用できることはいうまでもない。
以上のように、この発明によれば、入力印加電圧を従来
回路のダイオードより高い電圧でクランプできるバンチ
スルートランジスタを用いて入力保護回路を構成し、入
力保護抵抗にががる電圧を該トランジスタにて分割する
ようにしたので、入力保護抵抗の破壊耐圧の向上、もし
くは入力部遅延時間の短縮ができる効果がある。
回路のダイオードより高い電圧でクランプできるバンチ
スルートランジスタを用いて入力保護回路を構成し、入
力保護抵抗にががる電圧を該トランジスタにて分割する
ようにしたので、入力保護抵抗の破壊耐圧の向上、もし
くは入力部遅延時間の短縮ができる効果がある。
第1図は従来の半導体集積回路装置の入力保護回路の回
路図、第2図は本発明の一実施例による半導体集積回路
装置の入力保護回路の回路図である。 図において、18は入力保護抵抗、9.lOはパンチス
ルートランジスタ、2,3は半導体集積回路装置の最高
電位、最低電位、11.12は絶縁ゲート電界効果型半
導体素子、13は半導体素子11.12のゲートである
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図
路図、第2図は本発明の一実施例による半導体集積回路
装置の入力保護回路の回路図である。 図において、18は入力保護抵抗、9.lOはパンチス
ルートランジスタ、2,3は半導体集積回路装置の最高
電位、最低電位、11.12は絶縁ゲート電界効果型半
導体素子、13は半導体素子11.12のゲートである
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図
Claims (2)
- (1) 絶縁物上に置かれ一端に入力電圧が印加され他
端が半導体集積回路装置の絶縁ゲート電界効果型半導体
素子のゲートに接続された入力保護抵抗と、上記集積回
路装置の最高電位と最低電位間に直列に接続されその接
続点が上記半導体素子のゲートに接続された2個のパン
チスルートランジスタとを備えたことを特徴とする半導
体集積回路装置の入力保護回路。 - (2) 上記入力保護抵抗は、多結晶シリコンからなる
ことを特徴とする特許請最の範囲第1項記載の半導体集
積回路装置の入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59074336A JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59074336A JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60217658A true JPS60217658A (ja) | 1985-10-31 |
Family
ID=13544172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59074336A Pending JPS60217658A (ja) | 1984-04-12 | 1984-04-12 | 半導体集積回路装置の入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60217658A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5099302A (en) * | 1988-09-14 | 1992-03-24 | Sgs-Thomson Microelectronics, S.A. | Integrable active diode |
EP0860941A2 (en) * | 1997-02-25 | 1998-08-26 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
-
1984
- 1984-04-12 JP JP59074336A patent/JPS60217658A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5099302A (en) * | 1988-09-14 | 1992-03-24 | Sgs-Thomson Microelectronics, S.A. | Integrable active diode |
EP0860941A2 (en) * | 1997-02-25 | 1998-08-26 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
EP0860941A3 (en) * | 1997-02-25 | 2002-01-09 | Nec Corporation | Semiconductor integrated circuit having input protection circuit |
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