JPS60211376A - Testing circuit for integrated circuit - Google Patents

Abstract

PURPOSE:To test many signals with a small number of terminals by storing the output of a timing generating circuit in a shift register temporarily and reading it in series. CONSTITUTION:When a test is not taken, a data processing circuit 3 is controlled with signals (a)-(d) from a timing generating circuit 2 to process data inputted from a data input terminal 8 and the result is outputted to an output terminal 5. When the test is taken, the signals (a)-(d) from the circuit 2 are stored in the shift register 6 and outputted successively with a shift clock from a clock input 7. The output of the register 6 is supplied to a switching circuit 4 and the input from the register 6 is selected in the test state and outputted to a terminal 5. Thus, the four signals are tested with one output terminal and this is applied similarly even when the number of signals increases.

Description

【発明の詳細な説明】 （１）　発明の属する分野の説明 本発明は、牛導体集積囲路に内蔵されるタイミ・ング発
生回路の試験回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Description of the field to which the invention pertains The present invention relates to a test circuit for a timing generation circuit built into a cattle conductor integrated enclosure.

（２）従来の技術の説明 従来のこの種の試験回路は、第１図に示すように、タイ
ミング発生回路２がらの出力とデータ処理回路３からの
出力との切換え回路４ｔ−内蔵させて、タイミング発生
回路２ｔ−試験するときにはタイミング発生回路２がら
の信号ａ、ｂ。(2) Description of Prior Art As shown in FIG. 1, a conventional test circuit of this type has a built-in switching circuit 4t for switching between the output from the timing generation circuit 2 and the output from the data processing circuit 3. Timing generation circuit 2t - Signals a and b from timing generation circuit 2 when testing.

ｃ、ｄｆ出力端子５に出して試験するのが一般的であっ
たので、集積回路ｌの外部端子数以上の数の信号を試験
することはできず、完全な試験ができないことが多かっ
たり （３）　発明の目的 本発明の目的は、このような欠点を除去し、タイミング
発生回路からの信号の数にかかわらず完全な試験の行え
る試験回路を提供することにある。Since it was common to test by outputting signals to the c and df output terminals 5, it was not possible to test a number of signals greater than the number of external terminals of the integrated circuit l, and a complete test was often not possible ( 3) Purpose of the Invention The purpose of the present invention is to eliminate such drawbacks and to provide a test circuit that can perform a complete test regardless of the number of signals from the timing generation circuit.

（４）発明の一成 本発明によれば、タイミング発生回路の出方をシフトレ
ジスタに一時記憶してシリアルに読み出すことによル、
少数の端子で多くの信号を次に図面を参照して本発明を
よル詳細に説明する。(4) Achievement of the Invention According to the present invention, the output of the timing generation circuit is temporarily stored in a shift register and read out serially.
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in more detail with reference to the drawings.

第２図は本発明の一実施例であって、１は集積回路全体
、２はタイミング発生回路、３はデータ処理回路、４は
出力切換え回路、５は出力端子、６はプリセット入力付
のシフトレジスタ、７はシフトクロック入力端子、８は
データ入力端子である。FIG. 2 shows an embodiment of the present invention, in which 1 is the entire integrated circuit, 2 is a timing generation circuit, 3 is a data processing circuit, 4 is an output switching circuit, 5 is an output terminal, and 6 is a shifter with a preset input. In the register, 7 is a shift clock input terminal, and 8 is a data input terminal.

この回路は、試験状態でないとき（通常使用時）には、
タイミング発生回路２からの信号ａ。When this circuit is not in test condition (during normal use),
Signal a from timing generation circuit 2.

ｂ、ｃ、ｄ　によってデータ処理回路３を制御して、デ
ータ入力端子８から入力したデータを処理して、結果を
出力端子５に出力する。次に試験状態では、タイミング
発生回路２からの信号ａ。b, c, and d control the data processing circuit 3, process the data input from the data input terminal 8, and output the result to the output terminal 5. Next, in the test state, the signal a from the timing generation circuit 2.

ｂ、ｃ、ｄはシフトレジスタ６に記憶されて、クロック
人カフからのシフトクロックによって順次出力される。b, c, and d are stored in the shift register 6 and sequentially outputted by the shift clock from the clock cuff.

シフトレジスタ６の出力端子は切換回路４に入力されて
おり、試験状態では、シフトレジスタ６からの入力を選
択して、出力端子５に出力する。The output terminal of the shift register 6 is input to the switching circuit 4, and in the test state, the input from the shift register 6 is selected and output to the output terminal 5.

このような構造になっているため、本実施例では４つの
信号を１本の出力端子で試験することができる、これは
信号の数が増加しても同様に応用できる。Due to this structure, four signals can be tested with one output terminal in this embodiment, and this can be similarly applied even when the number of signals increases.

Ｎ３図は、第２図の実施例のシフトレジスタ６の動作を
示すタイミングチャートである。同図に示すように信号
ａ、、　ｂ　、　ｃ　、　ｄが一周期の間に各−回有効
な信号がくるように回路を接続しておけば、シフトレジ
スタ６から出力されたシリアル出力を観測して、各信号
が正常に出力されているかどうか試験ができる。FIG. N3 is a timing chart showing the operation of the shift register 6 of the embodiment shown in FIG. As shown in the figure, if the circuit is connected so that the signals a, b, c, and d are valid each time during one cycle, the serial output from the shift register 6 can be observed. You can test whether each signal is output normally.

以上説明したように、本発明によれは、多くの信号を最
低一本の出力端子で試験できるため、端子数の開眼を受
けずに半導体集積回路のいかなる箇所でも試験すること
が可能にな９、故障検出率の高い試験が容易に行なえる
ようになる。As explained above, according to the present invention, many signals can be tested with at least one output terminal, so it is possible to test any part of a semiconductor integrated circuit without increasing the number of terminals. , tests with high failure detection rates can be easily performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の半導体集積回路の試験回路の一例を示す
ブロック図、第２＠は、本発明の一実施例によるブロッ
ク図、第３図は第２図の回路の動作を示すタイミングチ
ャートである。 １・・・半導体集積回路、２・・・タイミング発生回路
、３・・・データ処理回路、４・・・出力切換回路、５
・・・出力端子、６・・・プリセット付シフトレジスタ
、７・・・シフトクロック入力、８・・・データ入力端
子、ａ。 ｂ、ｃ、ｄ・・タイミング発生回路の出力信号衿Ｚ図FIG. 1 is a block diagram showing an example of a conventional test circuit for a semiconductor integrated circuit, FIG. 2 is a block diagram according to an embodiment of the present invention, and FIG. 3 is a timing chart showing the operation of the circuit shown in FIG. be. DESCRIPTION OF SYMBOLS 1... Semiconductor integrated circuit, 2... Timing generation circuit, 3... Data processing circuit, 4... Output switching circuit, 5
... Output terminal, 6... Shift register with preset, 7... Shift clock input, 8... Data input terminal, a. b, c, d... Output signal collar Z diagram of timing generation circuit

Claims (1)

【特許請求の範囲】[Claims] 集積回路の中にデータ処理回路とタイミング発生回路と
シフトレジスタとを有し、前記タイミング発生回路の出
力を検査する時にこの出力を前記シフトレジスタに一時
記憶させ、該シフトレジスタから前記出力を順次取シ出
すことによって少数の端子で多数の信号を検査できるよ
うにしたことを特徴とする集積回路の試験回路。The integrated circuit includes a data processing circuit, a timing generation circuit, and a shift register, and when testing the output of the timing generation circuit, the output is temporarily stored in the shift register, and the output is sequentially taken from the shift register. An integrated circuit test circuit characterized in that a large number of signals can be tested with a small number of terminals by outputting signals.