JP7074291B2 - 情報処理装置、情報処理方法及びプログラム - Google Patents
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Description
情報処理装置1は、CPU100と、メインメモリ200と、不揮発メモリ300と、ストレージ400と、インタフェース500と、を備える。
メインメモリ200は、RAM(Random Access Memory)などの揮発性のメモリである。
不揮発メモリ300は、BIOS310及び予備メモリ320を記憶する。不揮発メモリ300の例としては、ROM(Read Only Memory)やフラッシュメモリなどが挙げられる。
また、ストレージ400は、情報処理装置1のバスに直接接続された内部メディアであってもよいし、インタフェース500または通信回線を介して情報処理装置1に接続される外部メディアであってもよい。
共有メモリ420は、BIOSの各ハンドラ及び各ランタイムサービスから読み書きが可能なメモリ領域である。共有メモリ420は、ランタイムサービスの情報を有するデータテーブル(以下「サービス判別テーブル」という。)を記憶する。
なお、インタフェース500は、ハードウェアインタフェースであってもよいし、ソフトウェアインタフェースであってもよい。
CPU100は、プログラムを実行することで、複製部110、例外判定部120、BIOS制御部130及びメモリ制御部140として機能する。
サービス判別テーブルは、フラグ、例外データ、例外コード、ランタイムサービス名及びハンドラ名を有する。
割り込みベクタテーブルとは、割り込みの要因ごとに割り込みハンドラに関する情報が予め登録されているデータテーブルである。割り込みハンドラとは、不正例外ハンドラやMCEハンドラなどのハンドラの名称である。割り込みベクタテーブルは、ベクタアドレス、ベクタ番号、割り込みの要因、定義省略時の動作を有する。
複製部110は、予備メモリ320にBIOS310の複製を行うための格納領域を確保する(ステップS100)。複製部110は、不揮発メモリ300に記憶されているBIOS310を予備メモリ320に複製する(ステップS101)。また、複製部110は、不揮発メモリ300のBIOS310を第一BIOS、予備メモリ320に複製されたBIOSを第二BIOSとし、OSが扱うBIOSを第一BIOSに設定する。
例外判定部120は、第一BIOSで生じた例外において、ハンドラの種類からMCEハンドラの割り込みが起きるか否か、つまりハードウェアエラーが起きるか否か判定する(ステップS200)。
ハードウェアエラーが起きていない場合(ステップS200:NO)、情報処理装置1は、ハードウェアエラーが起きるまでステップS200を繰り返す。
例外判定部120は、第一BIOSで生じた例外において、ハンドラの種類から例外ハンドラの割り込みが起きるか否か、つまりソフトウェアエラーが起きるか否か判定する(ステップS300)。
ソフトウェアエラーが起きていない場合(ステップS300:NO)、情報処理装置1は、ソフトウェアエラーが起きるまでステップS300を繰り返す。
図8は、本発明の変形例に係るフラグ確認の処理の流れを示すフローチャートである。
ランタイムサービスは、サービス判別テーブルを参照する特性を持つ(ステップS401)。ランタイムサービスは、サービス判別テーブルの中から、エラーが発生した時に登録されるフラグを参照する(ステップS402)。
本実施形態による情報処理装置1は少なくとも複製部110及びBIOS制御部130を備えればよい。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製部と、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSの第一処理を停止させ、前記第二BIOSを用いて前記エラーの第二処理を行うBIOS制御部と、
を備える情報処理装置。
前記BIOS制御部は、前記第二処理が完了した場合、前記第二処理を停止させ、前記第一処理の次の処理から前記第一BIOSを再開させる
付記1に記載の情報処理装置。
OSと、前記第一BIOSと、第二BIOSと、のデータ及びアドレスの内少なくとも一つを制御するメモリ制御部
を備える付記1又は2に記載の情報処理装置。
前記メモリ制御部は、前記第二BIOSのデータと、前記第二BIOSのアドレスの内、少なくとも一つを、OSが参照できるようにする
付記3に記載の情報処理装置。
前記メモリ制御部は、前記第二BIOSのデータ及びアドレスの内、少なくとも一つを、ランタイムサービスが参照できるようにする
付記3又は4のいずれか一項に記載の情報処理装置。
前記メモリ制御部は、前記エラーが発生した前記第一BIOSのアドレスと、当該の前記第二BIOSのアドレスと、を書き換える
付記3から5のいずれか一項に記載の情報処理装置。
前記第一BIOSの処理において前記エラーが起きたか否か判定する例外判定部
を備える付記1から6に記載の情報処理装置。
前記例外判定部の判定結果に基づいて、前記エラーが起きたと判定された場合、コンピュータを動かすために必要な最小限の所定の動作を行うランタイムサービスを持つ、
付記7に記載の情報処理装置。
1又は複数のコンピュータが、
第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製ステップと、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSを第一停止箇所で停止させ、前記第二BIOSを用いて前記エラーの処理を行うBIOS制御ステップと、
を有する情報処理方法。
1又は複数のコンピュータに、
第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製ステップと、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSを第一停止箇所で停止させ、前記第二BIOSを用いて前記エラーの処理を行うBIOS制御ステップと、
を実行させるためのプログラム。
100・・・CPU
110・・・複製部
120・・・例外判定部
130・・・BIOS制御部
140・・・メモリ制御部
200・・・メインメモリ
300・・・不揮発メモリ
310・・・BIOS
320・・・予備メモリ
400・・・ストレージ
410・・・OS
420・・・共有メモリ
500・・・インタフェース
Claims (10)
- 第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製部と、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSの第一処理を停止させ、前記第二BIOSを用いて前記エラーが発生した前記第一処理に該当する第二処理を行うBIOS制御部と、
を備える情報処理装置。 - 前記BIOS制御部は、前記第二処理が完了した場合、前記第二処理を停止させ、前記
第一処理の次の処理から前記第一BIOSを再開させる
請求項1に記載の情報処理装置。 - OSと、前記第一BIOSと、第二BIOSと、のデータ及びアドレスの内少なくとも
一つを制御するメモリ制御部
を備える請求項1又は2に記載の情報処理装置。 - 前記メモリ制御部は、前記第二BIOSのデータと、前記第二BIOSのアドレスの内
、少なくとも一つを、OSが参照できるようにする
請求項3に記載の情報処理装置。 - 前記メモリ制御部は、前記第二BIOSのデータ及びアドレスの内、少なくとも一つを
、ランタイムサービスが参照できるようにする
請求項3又は4のいずれか一項に記載の情報処理装置。 - 前記メモリ制御部は、前記エラーが発生した前記第一BIOSのアドレスと、前記第二
BIOSのアドレスと、を書き換える
請求項3から5のいずれか一項に記載の情報処理装置。 - 前記第一BIOSの処理において前記エラーが起きたか否か判定する例外判定部
を備える請求項1から6のいずれか一項に記載の情報処理装置。 - 前記例外判定部の判定結果に基づいて、前記エラーが起きたと判定された場合、コンピ
ュータを動かすために必要な最小限の所定の動作を行うランタイムサービスを持つ、
請求項7に記載の情報処理装置。 - 1又は複数のコンピュータが、
第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製ステップと、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSの第一処理を停止させ、前記第二BIOSを用いて前記エラーが発生した前記第一処理に該当する第二処理を行うBIOS制御ステップと、
を有する情報処理方法。 - 1又は複数のコンピュータに、
第一BIOSを不揮発メモリ内の前記第一BIOSが予め格納されているメモリとは異なるメモリである予備メモリに第二BIOSとして複製する複製ステップと、
前記第一BIOSの処理においてエラーが起きた場合、前記第一BIOSの第一処理を停止させ、前記第二BIOSを用いて前記エラーが発生した前記第一処理に該当する第二処理を行うBIOS制御ステップと、
を実行させるためのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018035135A JP7074291B2 (ja) | 2018-02-28 | 2018-02-28 | 情報処理装置、情報処理方法及びプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018035135A JP7074291B2 (ja) | 2018-02-28 | 2018-02-28 | 情報処理装置、情報処理方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019149127A JP2019149127A (ja) | 2019-09-05 |
JP7074291B2 true JP7074291B2 (ja) | 2022-05-24 |
Family
ID=67850707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018035135A Active JP7074291B2 (ja) | 2018-02-28 | 2018-02-28 | 情報処理装置、情報処理方法及びプログラム |
Country Status (1)
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JP (1) | JP7074291B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150095632A1 (en) | 2013-09-30 | 2015-04-02 | Hon Hai Precision Industry Co., Ltd. | Computer booting system and method for computer system |
US9542195B1 (en) | 2013-07-29 | 2017-01-10 | Western Digital Technologies, Inc. | Motherboards and methods for BIOS failover using a first BIOS chip and a second BIOS chip |
-
2018
- 2018-02-28 JP JP2018035135A patent/JP7074291B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US9542195B1 (en) | 2013-07-29 | 2017-01-10 | Western Digital Technologies, Inc. | Motherboards and methods for BIOS failover using a first BIOS chip and a second BIOS chip |
US20150095632A1 (en) | 2013-09-30 | 2015-04-02 | Hon Hai Precision Industry Co., Ltd. | Computer booting system and method for computer system |
Non-Patent Citations (1)
Title |
---|
露木久修ほか,難攻不落のBIOSセッティングをマスターせよ! BIOS&ユーティリティー徹底攻略,日経WinPC,日本,日経BP社,2006年12月01日,第12巻 第16号,52-73ページ |
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Publication number | Publication date |
---|---|
JP2019149127A (ja) | 2019-09-05 |
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