JPS60200621A - Majority logical system - Google Patents

Abstract

PURPOSE:To foreknow abnormalities containing an input, too, in a fail-safe majority logic, by executing a prescribed arithmetic between frequency values of an input alternating signal, and identifying and displaying an input for showing a truth value which is different from an input truth value for satisfying a majority logic. CONSTITUTION:Input signals 4, 5 and 70 correspond to the first, the second and the third channels, respectively. When logical values ''1'', ''0'' of each channel are shown by frequencies which are slightly different, the frequency of an addition result signal 14 generates no repetition in all combinations of 14 pieces when a different input is less than one. Accordingly, by providing at least 15 pieces of time slots for deciding a frequency band, all the combinations of these addition results are identified and an output logical value can be determined. A fall timing of a deciding signal 36 shows this identification result, therefore, a faulty channel detecting circuit 78 samples the signal 36 by using a timing signal group 80, and when an abnormal channel is generated, an output is generated to one of the channel fault display terminals concerned 81-83.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は多数決論理方式の改良に関し、特にフェイルセ
ーフ（すａｉｌ−ｓａｆｅ　ｉ什が容易方釜娑ｙ決論理
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to improvements in majority logic systems, and particularly to fail-safe logic systems.

〔発明の背景〕[Background of the invention]

例えば、鉄道車両のＡＴＣ（自動列車制御装置）は、列
車衝突を予防し、′人命保膿や重大損害の防止を図るも
のであるから、高度の７エイルセーフ性が要求される。For example, the ATC (automatic train control system) of a railway vehicle is required to have a high degree of safety in seven cases, since it is intended to prevent train collisions, save lives, and prevent serious damage.

このため、論理判断を行う回路は多重系構成とし、各基
の出力を集めてフェイルセーフ化された一致回路や多数
決回路で最終出力の決定を下している。ここで、個々の
論理回路のフェイルセーフ化を図るとともに、これらの
多重糸を構成し、万全を期している。For this reason, the circuits that make logical decisions have a multi-system configuration, and the outputs of each unit are collected and the final output is determined by a fail-safe matching circuit or majority circuit. Here, in addition to making each logic circuit fail-safe, these multiple threads are constructed to ensure complete safety.

しかし、多数決回路は１Ｍ系であって、そのフｘ　（ル
セ−）性１ｄ、、装置全体のフェイルセーフ性に大きく
関係する。However, the majority voting circuit is a 1M system, and its flexibility 1d is greatly related to the fail-safety of the entire device.

このため、フェイルセーフな多数決回路を構成する努力
が行われているが、現在のところ専ら電磁リレーが用い
られ、装置の小形桶童化および省電力化の面で遅れてい
る。For this reason, efforts are being made to construct fail-safe majority voting circuits, but at present only electromagnetic relays are used, which lags behind in terms of miniaturization and power saving of devices.

電磁リレーによシフエイルセーフ性が得られる理由は次
の通ｐである。The reason why electromagnetic relays provide fail-safe properties is as follows.

電磁リレーの故障は接点の４通故障と不導通故障に分け
られるが一般的に導通故障の発生確率は不導通故障のそ
れの１０００分の１以下である。Failures in electromagnetic relays can be divided into four-contact failures and non-conducting failures, but generally the probability of occurrence of a conductive failure is less than 1/1000 of that of a non-conducting failure.

これは導通故障の原因が接点の溶着のみであるのに対し
不導通故障は一接点の汚損−Ｐ酸化による接触不良、駆
動コイルの断線や内部短絡、躯ｍ電源の故障、司動片の
折損等その原因が多大な為である。This is because the cause of a continuity failure is only welding of the contacts, whereas non-conduction failures are caused by contamination of one contact - poor contact due to P oxidation, disconnection or internal short circuit of the drive coil, failure of the main power supply, or breakage of the drive piece. The reasons for this are many.

さらに接点浴着防止の為、接点通電電流を溶着限界以下
に抑制すれば故障モードは不導通故障のみと考えてよい
。Furthermore, if the contact current is suppressed to below the welding limit in order to prevent contact melting, the only failure mode can be considered to be a non-conducting failure.

従って接点の導通を危険側の、不導ｉＪｉ鈎を安全側の
匍Ｊ御出力になる様にすると電磁リレーはフェイルセー
フな論理素子として用いることが出来る。Therefore, by setting the conduction of the contacts to the dangerous side and the non-conducting hook to the safe side, the electromagnetic relay can be used as a fail-safe logic element.

一方、半導体素子の場合導通状態になる故障と不２Ｎ、
通状態になる故障の発生確率はほぼ等しい。On the other hand, in the case of semiconductor devices, failures that result in conduction and non-conduction,
The probability of occurrence of a failure resulting in an open state is approximately equal.

半導体の場合、不純物の拡散、熱による劣化、リード線
の断線又は混触、過電流、過電圧による短絡又は溶断等
、同種の原因から生ずる故障が導通と不尋通のいずれの
状態にもなり得るからである。In the case of semiconductors, failures caused by similar causes, such as diffusion of impurities, deterioration due to heat, breakage or contact of lead wires, short circuits or melting due to overcurrent or overvoltage, can result in either continuity or non-continuity. It is.

この為半導体では電磁リレーの如くフェイルセーフ側と
フェイルアウト側の論理脇を特定することは不可能であ
シ、一般にランダムロジックと呼ばれる様な、基本的な
論理素子を組合せて構成する任意の回路を全てフェイル
セーフ化することは半導体論理素子では極めて困難であ
ると考えられている。For this reason, in semiconductors, it is impossible to specify the logic side of the fail-safe side and the fail-out side, as is the case with electromagnetic relays. It is believed that it is extremely difficult to make all of these fail-safe in semiconductor logic devices.

これを解決できる一方式として、本発明者は、特願昭５
７−１３７３１２号において、小型軽量化が容易でフェ
イルセーフ性に優れた論理方式を提案した。As a way to solve this problem, the present inventor proposed a patent application filed in
In No. 7-137312, we proposed a logic system that is easy to reduce in size and weight and has excellent fail-safe properties.

すなわち、正論理ｔｔ　１ｓお↓び負論理ａｔ　Ｏｎを
含む入力真理値の夫々に対して異なる周波数をもつ交番
信号を入力し、この入力周波数値が予定の基準周波数帯
にあるか否かによシ出力すべき真理値を判定し、該当す
る出力真理直に対応した周波数をもつ交番１Ｍ号を出力
する方式である。That is, an alternating signal with a different frequency is input for each of the input truth values including positive logic tt 1s ↓ and negative logic at On. This method determines the truth value to be outputted and outputs an alternating number 1M having a frequency corresponding to the corresponding output truth value.

これにより、交番信号の周波数を論理値とすることによ
シ、自己の故障時に危険側の出力を生ずる確率を極めて
低くすることができ、また、異常入力に対して、正常な
論理素子が判定を行うため、安全側の出力を確実に発生
させることができる。As a result, by setting the frequency of the alternating signal to a logical value, it is possible to extremely reduce the probability of producing a dangerous output in the event of a failure, and also to determine whether a normal logic element can detect an abnormal input. Therefore, it is possible to reliably generate an output on the safe side.

まだ、２つ以上の入力を必要とする論理回路においては
、上記した周波数の帯域判定の前に、入力された２以上
の交番信号の周波数値間で所定の演算、例えば加算を行
う。In a logic circuit that requires two or more inputs, a predetermined calculation, for example, addition, is performed between the frequency values of two or more input alternating signals before the frequency band determination described above.

これに、ｌニジ、常用されているＡＮＤ、ＯＲ。In addition to this, the commonly used AND and OR.

ＮＡＮＤ、Ｎ０ｉＪ　ＥＯＲ等の論理素子の外、これら
の組合せによる論理回路、例えば多数決回路などを一挙
に構成することも可能となる。In addition to logic elements such as NAND and N0iJ EOR, it is also possible to configure logic circuits based on combinations of these elements, such as majority voting circuits, all at once.

そのｉ理を以下に詳細に説明する。The principle will be explained in detail below.

第１図は正論理ｔｌ　１１７と負論理゛０″′の区別を
、従来の論理信号の一例と対比して示すものである。FIG. 1 shows the distinction between positive logic tl 117 and negative logic "0"' in comparison with an example of a conventional logic signal.

同図囚は、従来の２１１ｆ論理における正論理″′ｌ″
と負論理゛０＃を表わす電気信号の様子を示しておシ、
例えば５Ｖの電圧が正論理％ｔ　Ｉ　Ｉ＋を表し、Ｏｖ
が負論理１゛０”を現している。The prisoner in the figure is positive logic ``'l'' in conventional 211f logic.
This shows the state of the electrical signal representing negative logic ``0#''.
For example, a voltage of 5V represents positive logic %t I I+, Ov
represents negative logic 1'0''.

これに対し、同図■が先に提案した論理信号の′ｌ”を
、５０Ｈ２の交番信号が負論理″′０”を表わしている
。このように、周波数の差異で異なる真理値を表わすの
であるが、その周波数帯の区分例を第２図〜第４図に示
している。On the other hand, the alternating signal of 50H2 represents the negative logic ``0'' while the logic signal ``l'' proposed earlier is represented by ■ in the same figure. Examples of frequency band divisions are shown in FIGS. 2 to 4.

第２図は、最も簡単な周波数帯域の区分例であって、任
意の周波数ｆ＋　よシ高い帯域を正論理、ｆｔ　ニジ低
い帯域を負論理と定義したものである。FIG. 2 shows an example of the simplest frequency band division, in which a band higher than an arbitrary frequency f+ is defined as positive logic, and a band lower than ft is defined as negative logic.

第３図は、３１ｉｉ論理を採シ、正負論理の外に、異常
状態を示す帯域を設定したもので、任意の周波数ｆ＋　
ニジ高い帯域を正論理、ｆｌからｆｌまでの帯域を負論
理、ｆｌ　よυ低い帯域を異常状態と定義している。Figure 3 adopts 31ii logic, and in addition to positive and negative logic, a band indicating an abnormal state is set, and any frequency f +
A band higher than fl is defined as positive logic, a band from fl to fl is negative logic, and a band lower than fl is defined as an abnormal state.

第４図は、正常時の正および負論理を夫々異なる特定の
周波数帯域に限定し、それ以外の帯域をすべて異常状態
と定義したものである。すなわち、６００Ｈ２を中心と
する５７５〜６２５１−１２帯および３５０Ｈ２を中心
とする３２５〜３７５Ｈ２帯を正論理とし、１００Ｈ２
を中心とする７５〜１２５Ｈ２帯を負論理、それ以外の
帯域はすべて思？＋＃静紺Ｌｃｈ纏２プ豐、２ 第５図は論理方式の一例ブロック図を示す。In FIG. 4, positive and negative logic during normal operation are limited to different specific frequency bands, and all other bands are defined as an abnormal state. In other words, the 575-6251-12 band centered on 600H2 and the 325-375H2 band centered on 350H2 are defined as positive logic, and 100H2
Is the 75-125H2 band centered around negative logic, and all other bands? +#Lch blue Lch 2 pcs., 2 Figure 5 shows a block diagram of an example of the logic system.

論理索子２は、入力端子４と出力端子６を持ち、内部に
周波数帯域判定部８と交番信号発生部１０を備えている
。端子４に交番信号が入力されると、判定部８はその周
波数の帯域判定を行い、出力すべき真理値を交番信号発
生部１０に伝達する。交番信号発生部１０は、与えられ
た出力真理直に対応する周波数の交番信号を発生し、端
子６へ出力する。The logic element 2 has an input terminal 4 and an output terminal 6, and is internally equipped with a frequency band determination section 8 and an alternating signal generation section 10. When an alternating signal is input to the terminal 4, the determining section 8 performs band determination of the frequency and transmits the truth value to be output to the alternating signal generating section 10. The alternating signal generating section 10 generates an alternating signal of a frequency corresponding to the applied output truth, and outputs it to the terminal 6.

今、この論理索子２をＮＯＴ素子であるとし、人出力と
もに正論理を周波数帯域ｊｐ、負論理を周波数帯域ｆＮ
、その他の周波数帯域ｆ、を異常状態と定義すれば、８
＋４１表のように動作する。Now, assume that this logic element 2 is a NOT element, and for both human outputs, positive logic is in the frequency band jp, and negative logic is in the frequency band fN.
, other frequency bands f, are defined as abnormal states, then 8
It operates as shown in the +41 table.

なお、第１表のカッコ内には真理値を示した。In addition, truth values are shown in parentheses in Table 1.

このように、帯域判定部８の３つの異なる判定結果に夫
々対応して、第１表に示す周波数の交番信号を出力する
ことにより、調理素子２はＮ０Ｔ（反転）素子としての
機能をもつことができる。In this way, by outputting the alternating signals of the frequencies shown in Table 1 in response to the three different determination results of the band determination section 8, the cooking element 2 has a function as an N0T (inversion) element. I can do it.

このとき、入力された交番信号の周波数を、誤った真理
値を表わす周波数であると誤判定する確率は極めて低く
、しかも、危険側の出力を生ずる帯域判定の周波数帯域
を狭めることも容易であシ、フェイルセーフ性を高める
ことができる。また、交番信号発生部が故障しだにも拘
らず、特定の危険側の真理値に対応する周波数の交番信
号を発生する確率もまた極めて低いので、高度にフェイ
ルセーフ化された論理素子を得ることができる。At this time, the probability of erroneously determining that the frequency of the input alternating signal is a frequency representing a false truth value is extremely low, and it is also easy to narrow the frequency band for band determination that produces a dangerous output. However, fail-safe properties can be improved. In addition, even if the alternating signal generator is about to fail, the probability of generating an alternating signal with a frequency corresponding to a specific dangerous truth value is extremely low, so a highly fail-safe logic element can be obtained. be able to.

もちろん、入力真理値と出力Ｊｉｃ理直に対応する周波
数を同一とする必要はなく、逆転させだシ、各々別の周
波数１θ域を割当てることもできる。また、帯域判定部
８が、異常を示す周ｖＪｉ、数帝城ｆ。Of course, it is not necessary that the frequencies corresponding to the input truth value and the output Jic truth value be the same, but they can be reversed and different frequency 1θ ranges can be assigned to each. In addition, the band determination unit 8 determines that the frequency vJi and the frequency f that indicate an abnormality are detected.

であると判定したときは、異常を表わす周波数ｆ、を出
力するのではなく、いずれか安全側の真理値を表わす周
波数ｆ、あるいはｆＰを出力するようにしてもフェイル
セーフ性は保たれる。When it is determined that this is the case, the fail-safe property can be maintained by outputting the frequency f or fP, which represents the truth value on the safe side, instead of outputting the frequency f, which represents the abnormality.

第６図は他の論理方式のブロック図である。FIG. 6 is a block diagram of another logic system.

この調理素子１２は、第５図に比べて、もう一つの入力
端子５と、演算部７を備えている点で異なっており、上
記Ｎ　ＯＴ　索子の外、２人力形のＯＲ，ＡＮＬ）、Ｅ
ＯＩも、Ｎ０Ｊ（、およびＮＡＮＤ素子等を構成するこ
とができる。This cooking element 12 is different from the one shown in FIG. 5 in that it is equipped with another input terminal 5 and a calculation section 7, and in addition to the above-mentioned NOT, two-man type OR, ANL). , E
OI can also constitute N0J (and NAND element, etc.).

演算部７は、入力端子４および５に与えられた２つの交
番信号の周彼数匝間で所定の演算を行う。The calculation unit 7 performs a predetermined calculation on the frequency of the two alternating signals applied to the input terminals 4 and 5.

この演算は加減乗除のいずれでもよいが、最も望ましい
実施態様として加算を例に採れば、不す面埋素子１２は
第２表のような動作を行う。This operation may be addition, subtraction, multiplication, or division, but if addition is taken as an example as the most desirable embodiment, the surface-embedded element 12 performs operations as shown in Table 2.

ここで、ＮＯＴ素子については、前述した第５図の演算
ｓ７を持たない論理素子１２で構成できる外、第６図の
２つの入力端子４と５のうち一方を使用せず、第１表を
用いることもできる。しかし、ここでは、もうひとつの
例として、入力端子４と５を共通接続した場合について
示している。Here, the NOT element can be configured with the logic element 12 that does not have the operation s7 shown in FIG. It can also be used. However, as another example, a case where input terminals 4 and 5 are commonly connected is shown here.

この場合、入力は周波数ｆＰ、ｆＮあるいはｆＥのうち
いずれかに統一され、これらを加算するため２ｆｐ、２
ｆＮあるいは２ｆｗの３通シのみとなる。従って、それ
らの周波数帯域判定が得られたとき、夫々ｆ、、ｆＰあ
るいはｆ、の周波数を持つ交番信号を出力すればよい。In this case, the input is unified to one of the frequencies fP, fN, or fE, and in order to add these, 2fp, 2
There will only be 3 copies of fN or 2fw. Therefore, when these frequency band determinations are obtained, it is sufficient to output alternating signals having frequencies of f, , fP, or f, respectively.

次に、ＯＲ素子を例に採って具体的に説明すると、入力
正論理ｆｐ＝３００Ｈ２、入力負論理ｆ　Ｎ　＝　５０
　）（Ｚとすれば、第２表のＯＲ素子の帯域判定部８は
、前述した第４図の動作を行えばよい。すなわち、第２
表の項Ａ１では、加算結果ｆ　、　＝２　ｊ　ｐ　＝６
００Ｈ２であシ、正朧理と判定して、出力正論理に対応
する周波数ｆＰ＝３００Ｈ２を出力する。また、第２表
の項Ａ２および３では、ｆ　−＝ｆ　ｐ　＋ｆ　Ｎ　＝
３５０Ｈ２であシ、やはり正論理と判定して、出力正論
理に対応する周波数ｆｐ＝３００Ｈｚを出力する。項Ａ
４では、ｆ−＝２ｆｗ　＝１００Ｈｚであり、負論ｉと
判定して、出力負論理に対応する周ｅＨｆＮ−５゜）（
ｚの交番信号を出力する。以下の項Ａ５〜９では、異常
周波数ｆ、を含むため、上記の３帯域以外の周波数帯域
となシ、″′異常″を表わす周波数ｆ、（例えばＯＨ２
）を出力することができる。Next, taking an OR element as an example and specifically explaining it, input positive logic fp = 300H2, input negative logic f N = 50
) (If Z, then the band determination section 8 of the OR element in Table 2 may perform the operation shown in FIG.
In term A1 of the table, the addition result f , =2 j p =6
If 00H2 is true, it is determined that it is correct and a frequency fP=300H2 corresponding to the output positive logic is output. Furthermore, in terms A2 and 3 of Table 2, f −=f p +f N =
350H2, it is also determined to be positive logic, and a frequency fp=300Hz corresponding to the output positive logic is output. Term A
4, f-=2fw =100Hz, and it is determined to be negative logic i, and the frequency eHfN-5° corresponding to the output negative logic is
Outputs an alternating signal of z. In the following terms A5 to A9, since the abnormal frequency f is included, frequency bands other than the above three bands are excluded, and the frequency f representing "'abnormality" (for example, OH2
) can be output.

以下、同様にして、周波数帯域判定結果に応じ、第２表
の如き出力信号を発生するようにすれば、ＡＮＩ）、Ｅ
ＣＩ、ＮＯＲおよびＮＡＮＩ）素子を構成できることが
明らかである。Hereinafter, if output signals as shown in Table 2 are generated in the same manner according to the frequency band determination results, ANI), E
It is clear that CI, NOR and NANI) devices can be constructed.

第７図は、他の例のブロック図で、更に万全のフェイル
セーフ性を実現するものである。FIG. 7 is a block diagram of another example, which achieves even more complete fail-safety.

論理素子１３は、２入力端子４，５と、これらの端子に
入力された交番信号の周波数間で加算などの演算を行う
演算部７と、演算結果１４の周波数帯域判定を行う帯域
判定部８とその判定信号１５の出力真理値に対応した周
波数を発生する交番信号発生部１０と、出力端子６を備
え、更に、故障検出周回信号１６とその出力端子１７を
持つ。The logic element 13 includes two input terminals 4 and 5, a calculation unit 7 that performs calculations such as addition between the frequencies of the alternating signals input to these terminals, and a band determination unit 8 that performs frequency band determination of the calculation result 14. and an alternating signal generating section 10 that generates a frequency corresponding to the output truth value of the judgment signal 15, and an output terminal 6, and further includes a failure detection cycle signal 16 and its output terminal 17.

このような構成において、論理方式としては、前述の第
６図と同一であるが、帯域判定部８と交番信号発生部１
０とがいずれも正常な場合には、故障検出周回信号１６
が、所定周波数の交番信号となるようにし、この信号１
６が端子１７に現われている限υ、本論理素子１３は正
常であると定義するものである。In such a configuration, the logic system is the same as that shown in FIG.
0 is normal, the failure detection cycle signal 16
is an alternating signal of a predetermined frequency, and this signal 1
As long as 6 appears at the terminal 17, the logic element 13 is defined as normal.

以下に、この第７図の例につき、より詳細に説明する。The example shown in FIG. 7 will be explained in more detail below.

第８図は、第７図の実施例をよシ具体化したブロック図
である。この実施例は、リング演算と呼ばれ、Ｌ）ＤＡ
　（Ｄｉｒｅｃｔ　ＩＪｉｆｆｅｒｅｎｔｉａｌＡｎａ
ｌｙｚｅｒ　）を変形した演算方式を採用している。FIG. 8 is a block diagram that embodies the embodiment of FIG. 7. This example is called a ring operation, L)DA
(Direct IJifferentialAna
lyzer) is adopted.

このリング演算方式は、ＡＴＣの分野で多用されておシ
、特許第９２３３２７号、同第９６４８１６号、同第１
０７２７４５号明ｎＩ書などに詳しく述べられ公知であ
る。This ring calculation method is widely used in the ATC field, and is used in Japanese Patent No. 923327, Japanese Patent No. 964816, and Japanese Patent No. 1.
It is well known and is described in detail in Book No. 072745.

さて、論理素子１３は、演算部７と、帯域判定部８と交
番信号発生部１０とから成るが、帯域判定部８と交番信
号発生部１０は、同一の演算ルートを時分割にて共用し
ている。なお、本例は時分割演算により、演算部を共用
しているため、８ｇ７図の判定信号１５と周回信号１６
に正確に対応させて符号をつけることはむずかしい。Now, the logic element 13 is composed of a calculation section 7, a band judgment section 8, and an alternating signal generation section 10, but the band judgment section 8 and the alternation signal generation section 10 share the same calculation route in a time-sharing manner. ing. Note that in this example, the calculation unit is shared by time-sharing calculation, so the judgment signal 15 and the circulating signal 16 in Figure 8g7
It is difficult to assign a code that corresponds exactly to the .

本例の演算部７は、入力端子４と５に与えられた又番信
号の周波数を加算するために、サンプリング回路１８．
２０および排他論理和ＥＯ几２２を備えている。各サン
プリング回路１８および２０は、夫々クロック発生回Ｍ
６２４から位相のずれたクロックイぎ号２６および２８
を受取ることによって、２つの入力交番信号波形の立上
りと立下シを確実にずらす。この結果、ＥＯ几２２は、
２つの入力交番信号の周波数を確実に加算した周波数を
もつ交番信号１４を出力することができる。The arithmetic unit 7 of this example includes a sampling circuit 18 .
20 and an exclusive OR EO box 22. Each sampling circuit 18 and 20 has a clock generation time M
Clock keys 26 and 28 out of phase from 624
By receiving this, the rising and falling edges of the two input alternating signal waveforms are reliably shifted. As a result, EO 几22
It is possible to output an alternating signal 14 having a frequency that is reliably the sum of the frequencies of two input alternating signals.

周波数帯域判定部８としては、基本的に次のようにして
構成されている。すなわち、周波数加算された交番信号
１４は、欠番信号発生回路３０によって発生された基準
周波数をもつ父番信号３２と、周波数比較回路３４にて
比較することによって帯域判定を行う。このとき、第４
図に例示したように仮数の周仮数常識の判定を行うため
に、交番信号発生回路３０は、時分割で異なる複数の基
準周波数の交番信号を発生し、周波数比較回路３４もま
た、時分割で、交番信号１４と複数の基準交番信号３２
との比較を行い、帯域判定を可能にする。従って、周波
数比較回路３４０大小比較４４］定信号３６が、どのタ
イミングで発生するかによって、周波数肘域の判定が行
われる。The frequency band determination section 8 is basically configured as follows. That is, the frequency comparison circuit 34 compares the frequency-added alternating signal 14 with the main number signal 32 having a reference frequency generated by the missing number signal generation circuit 30 to determine the band. At this time, the fourth
As exemplified in the figure, in order to determine the mantissa cycle mantissa common sense, the alternating signal generation circuit 30 generates alternating signals with a plurality of different reference frequencies in a time-division manner, and the frequency comparison circuit 34 also generates alternating signals with different reference frequencies in a time-division manner. , an alternating signal 14 and a plurality of reference alternating signals 32
This allows for band judgment. Therefore, the frequency range is determined depending on the timing at which the constant signal 36 of the frequency comparison circuit 340 and the magnitude comparison 44 is generated.

仄に、父番イ３号元生部ｌＯとしては、上記の帯域判定
とは更に時分割され、常識判定結果に応じた出力真理賠
に対応した周波数をもつ交番信号を、交番信号発生回路
３０を共用して発生させるのである。Incidentally, the father number I3 original generation unit 1O is further time-divided from the above band judgment, and generates an alternating signal having a frequency corresponding to the output truth according to the common sense judgment result by the alternating signal generation circuit 30. It is generated by sharing.

以下、細部に亘って説明する。The details will be explained below.

クロック信号発生回路２４で発生したクロック信号３８
はアドレス回路４０によシアドレス信号４２に変換され
、装置は、このアドレス信号により、１アドレス周ノυ
」を単位とする扁速の穎算を繰返す（リング演−力。Clock signal 38 generated by clock signal generation circuit 24
is converted into a serial address signal 42 by the address circuit 40, and the device uses this address signal to read one address period υ
'' (ring operation power).

アドレス信号４２は、タイミング回路４４に入力され、
時分割演算に必−要な複数のタイミング信号４６．４８
．５０およ′び５２を発生する。The address signal 42 is input to a timing circuit 44,
Multiple timing signals required for time division calculations 46.48
．． 50' and 52 are generated.

メモリ５４は、第９図に示すデータを記憶しており、上
記アドレス信号４２および判定信号３６とによシ、夫々
データ列５６および５８を読出すことができる。データ
列５６は、複数の基準周波数ｆＩｏ”−ｆｔを夫々現わ
すデータを時分割で読出したものであり、データ切換回
路６０を介して交番信号発生回路３０に入力される。こ
れによシ、交着信号発生回路３０は、複数の異なる基準
周波数ｆＩｏ”−ｆｔ　を時分割で発生するのである。Memory 54 stores the data shown in FIG. 9, and can read out data strings 56 and 58, respectively, in conjunction with address signal 42 and determination signal 36. The data string 56 is obtained by time-divisionally reading data representing a plurality of reference frequencies fIo''-ft, and is input to the alternating signal generation circuit 30 via the data switching circuit 60. The intersection signal generation circuit 30 generates a plurality of different reference frequencies fIo''-ft in a time-division manner.

これにニジ前述した周波数比較のための基準値が得られ
る。This provides the reference value for the frequency comparison described above.

この比較の結果は、判定信号３６の発生タイミングによ
ることは前述した。そこで、この判定１ｎ号３６が発生
したタイミングで、データ列５８の中のひとつのデータ
をラッチし、ラッテをれだデータを現わす周波数（出力
真理直に対応）をもつ交番信号を発生する。つまり、デ
ータ列５８は、第９図に示すように、正論理に対応する
周波数ｊｐ、負論理に対応する周波数ｆ、および異常に
対応する周波数ｆ、を現わすデータを順次読出しだもの
であって、判定信号３６が発生したタイミングに応じて
、上記のデータのいずれかをラッチ回路６２にラッチす
れば、このラッチされたデータが、帯域判定の結果を表
わすことになる。As mentioned above, the result of this comparison depends on the timing of generation of the determination signal 36. Therefore, at the timing when this judgment 1n number 36 occurs, one data in the data string 58 is latched, and an alternating signal having a frequency (corresponding to output truth) representing the output data is generated. In other words, as shown in FIG. 9, the data string 58 is one in which data representing a frequency jp corresponding to positive logic, a frequency f corresponding to negative logic, and a frequency f corresponding to abnormality are sequentially read out. If any of the above data is latched in the latch circuit 62 in accordance with the timing at which the determination signal 36 is generated, this latched data will represent the result of the band determination.

ラッチ回路６２の２ツチデータｆＰ、ｆＮあるいはｆｚ
は、データ切換回路６０により、１アドレス周期内の出
力機能を割振られたタイムスロットにおいて交番信号発
生回路３０へ伝達され、出力すべき真理匝に対応した周
波数ｆＰ、ｆＮあるいはｆ、をもつ交番信号３２を発生
することができる。Two pieces of data fP, fN or fz of the latch circuit 62
is transmitted to the alternating signal generation circuit 30 by the data switching circuit 60 in a time slot to which an output function within one address cycle is assigned, and is an alternating signal having a frequency fP, fN, or f corresponding to the true signal to be output. 32 can be generated.

交番信号３２のうち、上記のタイミングで発生したもの
のみが出力すべきものであるから、タイミング信号５０
によシこれを規制して論理出力回路６４から出力端子６
へ出力する。Of the alternating signals 32, only those generated at the above timing should be output, so the timing signal 50
Therefore, by regulating this, the output terminal 6 is output from the logic output circuit 64.
Output to.

エラー検知回路６６および故障検知出力回路６８も、割
当てられたひとつの時分割スロットで動作するが、その
詳細は具体的動作説明において述べる。The error detection circuit 66 and the failure detection output circuit 68 also operate in one allocated time division slot, and the details will be described in the specific operation description.

次に、具体的な動作を＝（ＨＬ素子の場合を例に採り、
第１０図を参照して説明する。Next, the specific operation is = (taking the case of the HL element as an example,
This will be explained with reference to FIG.

アドレス信号４２の１周期ｔを６ケのタイムスロット１
．−１６に区切シ、各タイムスロット毎の機能を割振っ
ておく。この例では、第１０図において、タイムスロッ
トｔ１〜ｔ４には周波数帯域判定の機能が割振られ、タ
イムスロットｔ、には出力すべき交番信号発生機能が割
振られている。One period t of the address signal 42 is divided into 6 time slots 1
．． -16, and allocate functions to each time slot. In this example, in FIG. 10, a frequency band determination function is assigned to time slots t1 to t4, and an alternating signal generation function to be output is assigned to time slot t.

また、最後のタイムスロッ）Ｌａには、故障検知の機能
を割振シ、万全のフェイルセーフ化を図っている。In addition, a failure detection function is assigned to the last time slot (La) to ensure complete fail-safety.

メモリ５４内に、第９図に示すように記憶されたデータ
は、アドレス信号４２の表わす各タイムスロツ）１＋〜
ｔ６において、データ列５６と５８として並列に順次読
出される。The data stored in the memory 54 as shown in FIG.
At t6, data strings 56 and 58 are sequentially read out in parallel.

以下の処理の手順は、すべて、タイミング回路４４によ
って発生されるタイミング信号４６゜４８．４９．５０
お工び５２によって制御される。The following processing steps all depend on the timing signal 46°48.49.50 generated by the timing circuit 44.
It is controlled by the workman 52.

まず、４つのタイムスロット１．−１４において、それ
ぞれ異なる４つの周波数ｆ１０〜ｆ７の交番信号を、交
番信号発生回路３０により発生する。First, there are four time slots 1. -14, alternating signals of four different frequencies f10 to f7 are generated by the alternating signal generating circuit 30.

つまシ、第９図において、タイムスロット１．〜ｔ４で
メモリ５４から夫々周彼数ｆｒｏ＝ｆ７に相当する記１
怠データ列５６が読出され、データ切換回路６０を辿し
て交番信号発生回路３０へ与えられる。アドレス周期ｔ
は、例えば９６μｓであり、各タイムスロットｔｌ〜ｔ
６は９６μｓに１回の割で発生する。従って、該当スロ
ットが現われる毎にパルスを出力すれば、１／９６μ５
−１０Ｋ　Ｉ−Ｉ　Ｚの周波数の父香＜ｇ号を発生する
ことになる。In FIG. 9, time slot 1. ~ At t4, the memory 54 records 1 corresponding to the number of cycles fro=f7.
The idle data string 56 is read out, traced through the data switching circuit 60, and applied to the alternating signal generation circuit 30. Address period t
is, for example, 96 μs, and each time slot tl~t
6 occurs once every 96 μs. Therefore, if a pulse is output every time the corresponding slot appears, 1/96μ5
-10K I-I Z frequency of father incense<g will be generated.

今、仮に５ＫＩ−ＩＺの父着信号？発生したいとすれば
、該当するスロットが２回現われる毎に、つまシ１／２
に分周してパルスを出せばよい。このように、該当する
スロットを分局する形態で、記憶データｆＩｏ＝ｆ７の
衣わす周波数の交番信号を、谷スロット別に発生するこ
とができる。Now, suppose 5KI-IZ's father's arrival signal? If you want to generate it, every time the corresponding slot appears twice, 1/2
All you have to do is divide the frequency into 2 and output a pulse. In this manner, by dividing the corresponding slot, an alternating signal of the frequency corresponding to the stored data fIo=f7 can be generated for each valley slot.

この結果、第１０図に示すように、交番信号発生回路３
０の出力３２は、タイムスロットｔＩ〜ｔ４毎に異なる
周波数を有しておシ、ｆ＋ｏ＝６２０Ｈ２，ｆｇ　＝３
３０）（”１ｆｓ　＝１２０Ｈ２゜ｆ７＝９０Ｈｚであ
るものとする。As a result, as shown in FIG.
The output 32 of 0 has a different frequency for each time slot tI to t4, f+o=620H2, fg=3
30) ("1fs = 120H2° f7 = 90Hz.

周波数比較回路３４には、上記の交番信号発生回路３０
の出力３２と、入力端子４と５に与えられた交番信号の
周波数加算信号１４とが与えられ各スロット毎に両者間
の周波数比軟を行う。なお、加算信号１４は、１アドレ
ス周期を内では交番しない信号である。The frequency comparison circuit 34 includes the above-mentioned alternating signal generation circuit 30.
The output 32 of , and the frequency addition signal 14 of the alternating signals applied to the input terminals 4 and 5 are provided, and the frequency ratio between the two is softened for each slot. Note that the addition signal 14 is a signal that does not alternate within one address period.

正論理の入力周波数をｆｐ＝３００１（ＺＱ負論理の入
力周波数をｆ　Ｎ　＝　５０　ＨＺ、本論理累子に入力
を与える前段の論理累子の異常時に発生する周波数をｆ
　ｚ　＝　０　）Ｉ　Ｚとする。The input frequency of the positive logic is fp = 3001 (the input frequency of the ZQ negative logic is f N = 50 Hz, and the frequency that occurs when there is an abnormality in the previous stage logic curio which provides input to this logic curio is f
z = 0)IZ.

ここで、周波数比較回路３４は、前述した特許明細書に
述べられたリング演算方式を採るものである。その動作
を説明する。Here, the frequency comparison circuit 34 employs the ring calculation method described in the above-mentioned patent specification. Let's explain its operation.

今、タイムスロット１．に着目する。高速（９６μｓ毎
）で次々に現われるタイムスロット１１のうち、ｆ＋ｏ
＝６２０Ｈ２に相当する分周されたスロットでのみ、信
号３２がａｔ　１　ｕ　（正）となる。一方、もうひと
つの入力１４は、入力４と５の和の周波数をもち、仮に
、これを２　ｊ　ｐとすれば、全スロットｔｌのうち、
２　ｊ　ｐ　＝　６００ＨＺに相当する分周されたスロ
ットでのみ信号１４が’１”（正）となる。Now time slot 1. Focus on. Of the time slots 11 that appear one after another at high speed (every 96 μs), f+o
Only in the divided slot corresponding to =620H2, the signal 32 becomes at 1 u (positive). On the other hand, the other input 14 has a frequency that is the sum of inputs 4 and 5, and if this is 2 j p, then out of all slots tl,
The signal 14 becomes '1' (positive) only in the frequency-divided slot corresponding to 2 j p = 600 Hz.

これらの２つの人力パルス列３２と１４は、タイムスロ
ットｔＩ内で、一方のパルスにょシアツブカウント、他
方のパルスに、ｌニジダウンカウントすることにより周
波数比較がなされ、両者の差が予ボ１直になると、この
タイムスロットｊｔ　内で出力信号３６を発生する。こ
の例では、信号３２が６２０１（Ｚ１倍号１４が６００
Ｈｚであるから、（ｇ号３２〉信号１４であシ、周波数
差の積分値が前記予定値に達したとき判定信号３６が、
スロットｔＩ内で′°１”となる。These two manual pulse trains 32 and 14 are compared in frequency by up-counting one pulse and down-counting the other pulse within time slot tI, and the difference between them is calculated as When this occurs, an output signal 36 is generated within this time slot jt. In this example, signal 32 is 6201 (Z1 times 14 is 600
Hz, (g 32> signal 14, when the integral value of the frequency difference reaches the predetermined value, the judgment signal 36 is
It becomes '°1'' within slot tI.

前述したように、この演算は極めて高速であシ、上記の
例でタイムスロット１１での判定信号３６が１″になる
のに数ｍ　Ｓ　Ｌか要しない。As mentioned above, this calculation is extremely fast, and in the above example, it takes only a few m S L for the decision signal 36 at time slot 11 to become 1''.

同様に、タイムスロットｔ２〜ｔ４においても交番信号
３２と１４とが比較されるが、その他方側の入力交番信
号１４は、上記タイムスロット側１内と同一周波数であ
る。これに対し、一方の入力交番信号３２は、第１０図
に示すように、タイムスロッ）Ｌ＋〜ｔ４毎に変化する
。夫々のタイムスロットでの周波数比較の結果は、各ス
ロット毎の判定信号３６によって識別される。Similarly, the alternating signals 32 and 14 are compared in time slots t2 to t4, but the input alternating signal 14 on the other side has the same frequency as that in time slot side 1. On the other hand, one input alternating signal 32 changes every time slot L+ to t4, as shown in FIG. The result of the frequency comparison in each time slot is identified by a decision signal 36 for each slot.

このようにして、周波数比較結果を現す判定信号３６を
得、その立下シ、っまり１″がらパｏ″への変化を、タ
イミング信号４６によって選択的に抽出し、ラッチ回路
６２をトリガする。このとき、入力端子４あるいは５へ
与えられる交番信号に、周波数ｆｔ＝ＯＨ２を含んでい
ない場合には、タイムスロットＬｚまたはｔ４で、判定
信号３６は必ずＩＩ　Ｏ＃になる。それ以前のタイムス
ロットまでは、判定信号３６はすべて１”である。なぜ
なら、第２表における項Ａ１〜３では、２ｊｐ＝６００
４（Ｚあるいはｆｐ　＋１ｗ　＝３５０Ｈｚであるから
、基準周波数ｆ＋ｏ＝６２０Ｈ２とｆｅ＝３３０Ｈ２の
間にあし、スロットｔｌでは判定信号３６は”ｌ”であ
シ、スロットｔ２では判定信号３６は°゛０″となる。In this way, the judgment signal 36 representing the frequency comparison result is obtained, and its falling edge, the change from exactly 1'' to pa o'', is selectively extracted by the timing signal 46, and the latch circuit 62 is triggered. . At this time, if the alternating signal applied to the input terminal 4 or 5 does not include the frequency ft=OH2, the determination signal 36 always becomes II O# at the time slot Lz or t4. Until the time slot before that, all the determination signals 36 are 1''. This is because in terms A1 to A3 in Table 2, 2jp=600
4 (Z or fp +1w = 350Hz, so between the reference frequency f+o = 620H2 and fe = 330H2, the judgment signal 36 is "l" in slot tl, and the judgment signal 36 is °゛0 in slot t2) ”.

壕だ、第２表における項Ａ４では、２　ｆ　Ｎ　＝　１
００　ＨＺであるから、基準周波ＨｆＢ＝１２０１（ｚ
とｆｅ＝９０Ｈ２との間にあり、判定信号３６は、スロ
ットＬ３まで１″で、スロットｔ４で０″となるはずで
ある。Well, in term A4 in Table 2, 2 f N = 1
00 Hz, the reference frequency HfB=1201(z
and fe=90H2, and the determination signal 36 should be 1'' up to slot L3 and 0'' at slot t4.

従って、判定信号３６の立下りエツジトリガにより、ラ
ッチ回路６２にラッチされるデータ５８は、上記項Ａ１
〜３においては、タイムスロットｔ２にてデータｆＰで
あり、項届４においては、タイムスロットｔ４にてデー
タｆ、である。Therefore, the data 58 latched in the latch circuit 62 by the falling edge trigger of the determination signal 36 is
3, the data fP is in the time slot t2, and in the report 4, the data f is in the time slot t4.

壕だ、タイムスロットｔ２＋　ｔ４以外のタイムスロツ
）ｔｇで判定信号３６が立下ったとすれば、この周波数
帯域判矩までに異常がある訳であシ、その場合にはデー
タｆＥをラッチすることになる。If the judgment signal 36 falls at tg (time slots other than time slots t2 and t4), it means that there is an abnormality within this frequency band range, and in that case, data fE will be latched. .

ラッチされたメモリ５４内のデータ列５８のうちのデー
タｆＰ、ｆＮあるいはｆ、は、タイムスロットｔ５にお
いて、データ切換回路６０から交番信号発生回路３０へ
転送される。従って、交番信号発生回路３０は、タイム
スロツ）Ｌｓに、周波数ｆ、（正論理）、周波数ｆ、（
負論理）あるいは周波数ｆＥ　（異常）の交番信号を、
前述同様の要領で発生する。論理出力回路６４は、タイ
ムスロットｔ１１でのみ生ずるタイミング信号５０の助
けを借りて、上記周波数ｆ、’、ｆ、あるいはｆ、の交
番信号を出力端子６へ送出するのである。Data fP, fN, or f of the latched data string 58 in the memory 54 is transferred from the data switching circuit 60 to the alternating signal generation circuit 30 at time slot t5. Therefore, the alternating signal generation circuit 30 outputs frequencies f, (positive logic), frequencies f, (
(negative logic) or an alternating signal with frequency fE (abnormal),
This occurs in the same manner as described above. The logic output circuit 64 sends to the output terminal 6 an alternating signal of the frequency f, ', f or f with the aid of a timing signal 50 which occurs only in time slot t11.

さて、入力交番信号の周波数のオロ、つまり交番信号１
４の周波数が、基準周波数ｆＩｏを越えるあるいは越え
たと誤判定した場合や、基準周波数１７を下回るあるい
は下回ると誤判定した場合には、タイムスロツ）ｔ＋”
１４間で判定信号３６は１１０１３あるいは′１″のま
まであって、立下りエツジトリガ信号を生じない。従っ
て、データ列５８から、ラッチ回路６２にラッチされる
データもなく、タイムスロツ）ｔｓにおいて交番信号発
生回路３０は交番信号を発生しない。Now, the frequency of the input alternating signal, that is, the alternating signal 1
If it is erroneously determined that the frequency of 4 exceeds or exceeds the reference frequency fIo, or if it is erroneously determined that the frequency of 4 is below or below the reference frequency fIo, the time slot) t+"
14, the judgment signal 36 remains at 11013 or '1' and does not generate a falling edge trigger signal.Therefore, there is no data latched by the latch circuit 62 from the data string 58, and an alternating signal is generated at the time slot ts. Generating circuit 30 does not generate an alternating signal.

以上に、Ｕ：＋、入力端子４，５に、周波数ｆ。Above, U:+, input terminals 4 and 5, frequency f.

（正論理）、ｆＮ（負論理）あるいはｆＥ　（異常）の
又番信号を受取り、同様に周波数が対応させられた交番
信号を出力端子６へ送出する周波数論理によるＯＲ素子
の機能が達成される。(Positive logic), fN (Negative logic), or fE (Abnormal) alternating signals are received, and the function of an OR element is achieved by frequency logic, which sends out an alternating signal with corresponding frequencies to the output terminal 6. .

この動作から明らかなように、入力端子４と５のうち少
なくとも一方に、正規周波数ｆＰ、ｆ。As is clear from this operation, at least one of the input terminals 4 and 5 receives the normal frequencies fP and f.

以外の異常周波数が入力された場合や、本論理素子内部
の周波数値の演算、判定および交番信号の発生動作に異
常が生じた場合にも、正規の出力周波数ｆ、、ｆＮを出
力する確率は極めて低く、フェイルセーフ性の旨い論理
素子を提供できる。Even if an abnormal frequency other than the above is input, or if an abnormality occurs in frequency value calculation, judgment, or alternating signal generation operation inside this logic element, the probability of outputting the normal output frequency f, , fN is It is possible to provide a logic element with extremely high fail-safe properties.

更に、正常な周波数と判定する周波数帯域を狭めること
により、異常を侠出する確率を高めるこトカでき、一層
のフェイルセーフ性の向上を図ることも容易である。Furthermore, by narrowing the frequency band that is determined to be a normal frequency, it is possible to increase the probability of detecting an abnormality, and it is easy to further improve fail-safe performance.

以上は、第２表のＯＲ話子について述べたが、第２表の
その他の論理素子のすべてを、第９図に示すメモリ内の
データ列５６（基準周波数データあるいはデータ列５８
（出力真理値に対応する周波数データ）を１換えるだけ
で傳成し得ることは容易に理解できる。The above has described the OR word in Table 2, but all other logic elements in Table 2 can be
It is easy to understand that this can be achieved by simply changing (frequency data corresponding to the output truth value).

アンド素子として用いる場合には、第２表に基づき、周
波数帯域判定結果が２ｆｐである場合のみ、正論理周波
数ｆ、を出力し、その他の正常な入力の組合せでは負論
理周波数ｆＮを出力するようにすればよい。このため、
メモリ５４に記憶させるデータ列５６内の基準周波数デ
ータのうち、ｆ＋ｏ＝６２０Ｈｚおよびｆ７＝９０Ｈｚ
はそのままとし、ｆ９　＝５８０に４Ｚ、ｆｓ　＝３６
０）（Ｚに書換えるだけでよい。When used as an AND element, based on Table 2, it outputs a positive logic frequency f, only when the frequency band determination result is 2fp, and outputs a negative logic frequency fN for other normal input combinations. Just do it. For this reason,
Of the reference frequency data in the data string 56 to be stored in the memory 54, f+o=620Hz and f7=90Hz
Leave as is, add 4Z to f9 = 580, fs = 36
0) (Just rewrite it to Z.

また、データ列５８のうち、タイムスロットｔ２とｔ４
のデータｆ、とｆ、を入換えれば、上記のＯＲおよびＡ
ＮＤ素子が、夫々Ｎ　Ｏｉ（、およびＮＡＮＤＡＮＤ素
子できることは、第２衣から明らかである。Also, in the data string 58, time slots t2 and t4
If the data f and f are exchanged, the above OR and A
It is clear from the second paragraph that the ND element can be N Oi (and NAND AND element).

ＥＯＯＲ理素子は従来の２値論理方式ではＡＮＤ。EOOR logic element uses AND in the conventional binary logic system.

０几、ＮＯＴの数個の２饋論理素子を用いて構成する心
安があるが、この提案によれば単一の論理素子でＥＯ几
の論理を実現できる。Although it is safe to use several two-way logic elements of 0 and NOT, this proposal makes it possible to realize the EO logic with a single logic element.

すなわち信号１４の周波数がｊ　ｐ　十ｆ　Ｎの場合に
のみｆＰを出力し、２　ｆ　ｐ又は２　ｆ　Ｎの場合に
ｆ、を出力することがＥ　Ｏ１（論理素子の機能である
から、第１１図の如く第１０図の例ニジ史に周波数比較
用タイムスロットｔ５およびｔ６を増設し、例えば、ｆ
＋ｏを６２０ＨｚＸｆ、を５８θＨ２，ｆＢを３７０Ｊ
（Ｚ、ｆｙを３４０Ｈ２、ｆ６を１１０１１ｚ、ｆｓを
９０　ＨＺとし、ｆｐとｆＮは先の実施例と同じく夫々
３０　Ｑ　ｌ（ｚ及び５０Ｈ２とすれば良い。That is, outputting fP only when the frequency of the signal 14 is j p +f N, and outputting f when the frequency is 2 f p or 2 f N is E O1 (because it is a function of a logic element, the 11th As shown in the figure, time slots t5 and t6 for frequency comparison are added to the example history of FIG.
+o is 620HzXf, is 58θH2, fB is 370J
(Z, fy should be 340H2, f6 should be 11011z, fs should be 90 Hz, and fp and fN should be respectively 30 Q l (z and 50H2) as in the previous example.

第１１図（イ）は入力が共にｆＰで一致している場合、
（Ｂ）は入力が相異っている場合、（Ｑは入力が共にｆ
Ｎで一致している場合の動作を示したものである。Figure 11 (a) shows that when both inputs match at fP,
In (B), when the inputs are different, (Q is when the inputs are both f
This figure shows the operation when there is a match in N.

さて、２アウト・オブ３の多数決回路は、第８図と第９
図の僅かの震災により実現できる。Now, the 2-out-of-3 majority circuit is shown in Figures 8 and 9.
This can be achieved with just a few earthquakes as shown in the figure.

まず、第８図のび鉢部７を第１２図に置換える。First, the stretcher section 7 in FIG. 8 is replaced with FIG. 12.

すなわち、入力端子７０、す／プリ／ダ回路７２、その
クロック信号７４およびＥＯＩ（，７６を追加すること
により、３人力の和の周波数をもつ交番信号１４を得る
。That is, by adding the input terminal 70, the S/P/D circuit 72, its clock signal 74, and the EOI (, 76), an alternating signal 14 having a frequency equal to the sum of the three inputs is obtained.

次に、第９図のメモリ内データ列５６の基準周波数デー
タｆ１ｏ〜ｆ７を、ｆ＋ｏ　＝　１０００　ＨＺ、ｆｇ
　＝６２０１−（Ｚ、ｆｇ　＝４２０１−（Ｚ、　ｆｙ
　−１２０Ｈ２′ｆ：表わすデータに書換える。Next, the reference frequency data f1o to f7 of the data string 56 in the memory in FIG.
=6201-(Z, fg =4201-(Z, fy
-120H2'f: Rewrite to the data indicated.

このようにすれば、３つの入力のオロの周波数が、３　
ｆｐ　−９００Ｈｚ−、２ｆｐ　＋　Ｊ’　ｗ　−６５
０Ｈｚのとき、出力真理値゛１・”を表わす周波数ｆ、
の交番信号を出力でき、ｊ　ｐ　＋２ｆｗ　４４００Ｈ
２または３　ｆ　Ｎ　＝　１５０　ＨＺのとき、出力真
理値”０”を表わす周波数ｆ、の交番信号を出力できる
。その他の周波数と判定したときは°゛異常″を表わす
周波数ｆ、の交番信号（ｆｔ＝ＯＨｚの場合は交番せず
〕を出力できる。In this way, the frequencies of the three inputs will be 3
fp -900Hz-, 2fp + J'w -65
At 0Hz, the frequency f that represents the output truth value ``1・'',
It can output an alternating signal of j p +2fw 4400H
2 or 3 When f N = 150 Hz, an alternating signal with a frequency f representing an output truth value of "0" can be output. When it is determined that the frequency is any other, an alternating signal (no alternating if ft=OHz) of frequency f indicating ``abnormality'' can be output.

この結果は、３人力多数決回路すなわち２アウ　ト・オ
プ３の論理機能を発揮する。This result exhibits the logic function of a three-person majority voting circuit, or a two-out op-three.

ところで、このままでは、多数決回路の特定の入力に、
他と異る入力真理値が入力されていても、その事実を知
ることができないまま、故障に至ることが考えられる。By the way, as it is, for a specific input of the majority circuit,
Even if an input truth value different from the others is input, it is possible that a failure may occur without knowing this fact.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、異常を予知することのできるフェイル
セーフな多数決論理方式を提供することである。An object of the present invention is to provide a fail-safe majority logic system that can predict abnormalities.

〔発明のｍ要〕[Essentials of invention]

本発明においては、２つの入力真理１直の夫々に対して
異る周波数をもつ交番信号を３つ以上入力するとき、こ
れらの各入力毎にも夫々異る周波数を割当てておく。In the present invention, when three or more alternating signals having different frequencies are input to each of two input channels, different frequencies are assigned to each of these inputs.

そして、これらの入力交番信号の周波数端間で所定の演
算を行い、多数決論理を満足する入力真理値に対応する
出力真理値に割当てられた周波数の交番＜＝号を出力す
るとともに、多数決論理を満足する入力真理値とは異る
真理ｔＵを示す入力を識別して表示する。Then, a predetermined operation is performed between the frequency ends of these input alternating signals, and an alternating <= sign of the frequency assigned to the output truth value corresponding to the input truth value that satisfies the majority logic is output, and the majority logic is An input indicating a truth tU different from a satisfied input truth value is identified and displayed.

〔発明の実施例〕[Embodiments of the invention]

第１３図に本発明による３人力多数決回路の一実施例の
ブロック図を示す。２アウト・オプ３の構成を必要とす
るシステムにおいては２アウト・オブ３の論理機能を正
常に実行するのみならず異なる人力がどの入力端子に加
わっているのかを表示する事ができれは、故障に至るこ
となく、あるいは、故障からの回復を早める事が可能と
なる。FIG. 13 shows a block diagram of an embodiment of the three-person majority voting circuit according to the present invention. In a system that requires a 2-out-of-3 configuration, it is possible to not only successfully perform the 2-out-of-3 logic functions, but also to display which input terminals are being applied to different inputs. It is possible to prevent failure or to accelerate recovery from failure.

第１３図はこの故障チャンネル光示機能を有する実施例
であって７８は故障チャンネル検出回路、８０は７８の
為に設けたタイミング信号群、８１゜８２．８３は夫々
用１．第２．第３チャンネル故障表示信号端子である。FIG. 13 shows an embodiment having this faulty channel light indicating function, in which 78 is a faulty channel detection circuit, 80 is a timing signal group provided for 78, and 81°, 82.83 are for 1. Second. This is the third channel failure indication signal terminal.

ここで入力信号４，５゜７０が各々第Ｘ、射２．第３チ
ャンネルに該当する。各チャンネルの論理値Ｉ１１．ｒ
ＯＪを第３表の如くわずかに異なる周波数で表すと、第
４表に示す様に異なる入力が１つ以内の場合の１４個の
全ての組合せにおいて加算結果信号１４の周波数は重複
を生じない。従って第１０図、第１１図の動作説明から
理解される様に周波数帯域判定のタイムスロットを少な
くとも１５個設ける事によシこれ等の加算結果の全ての
組合せを識別し出力論理値を決定する事が出来る。Here, the input signals 4, 5, and 70 are the X, 2, and 2, respectively. This corresponds to the third channel. Logical value I11 for each channel. r
When OJ is represented by slightly different frequencies as shown in Table 3, the frequencies of the addition result signal 14 do not overlap in all 14 combinations where there is one or less different inputs as shown in Table 4. Therefore, as can be understood from the operation explanation in FIGS. 10 and 11, by providing at least 15 time slots for frequency band determination, all combinations of these addition results can be identified and the output logic value determined. I can do things.

第３表 第４表 判定信号３６の立ち下りタイミングがこの識別結果を表
しているから故障チャンネル検出回路７８はタイミング
信号群８０を用いて信号３６をサンプリングし第４表に
示す異常チャンネルが生じた場合該当するチャンネル故
障表示端子８１〜８３のいずれかに出力を生じさせる。Table 3 Table 4 Since the fall timing of the judgment signal 36 represents this identification result, the faulty channel detection circuit 78 samples the signal 36 using the timing signal group 80, and the abnormal channels shown in Table 4 are generated. In this case, an output is generated at any of the corresponding channel failure display terminals 81-83.

第４表に従うと各チャンネル共に正常論理呟で且、１つ
の論理匝が異なる場合（Ａ２，３，４゜８．９．１０）
と故障人力ｆ、が存在する場合の識別も可能であるから
チャンネル故障表示端子数を更に３個増加して、２アウ
ト・オブ３動作が正常時に行われたものか何らかの故障
時のものかを個別に表示する事も出来る。According to Table 4, when each channel has normal logic and one logic is different (A2, 3, 4゜8.9.10)
Since it is also possible to identify cases where there is a fault manual f, the number of channel fault display terminals is further increased by three, and it can be determined whether the 2-out-of-3 operation was performed normally or when some kind of fault occurred. They can also be displayed individually.

なお、第４表の出力信号欄には、Ａ５，６．７と１２．
１３．１４において故障入力ｆΣの存在を無視し他の２
つのチャンネルの論理瞳から決定した出力を出すように
しているが、また、入力ｆ、に対しては必ず出力をｆ、
にする厳格なフェイルセーフ動作を行う場合の出力を（
）内に示している。Note that in the output signal column of Table 4, A5, 6.7 and 12.
13. In 14, the existence of the fault input fΣ is ignored and the other two
The output determined from the logical pupils of two channels is output, but also, for the input f, the output is always set to f,
The output for strict fail-safe behavior is (
) is shown.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、フェイルセーフ多数決論理において、
他と異る入力であると判定された入力を識別して点示で
き、入力も含めた異常を予知することができる。According to the present invention, in fail-safe majority logic,
It is possible to identify and point out inputs that are determined to be different from other inputs, and it is possible to predict abnormalities including inputs.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は提案されている論理信号の一例を従来の論理信
号と対比して示す図、第２図〜第４図は周波数帯域判定
の夫々異なる判定例を示す図、第５図は提案されている
論理方式のブロック図、第６図は同じく他のブロック図
、第７図は更に他の例のブロック図、第８図は第７図を
具体化したブロック図、第９図は第８図のメモリの記憶
データを示す図、第１Ｏ図は第８図をＯＲ累子として用
いた場合の動作状況を表わすタイムチャート、第１１図
は第８図をＥＯ几累子として用いた場合の動作状況を衣
わずタイムチャート、第１２図は第３図を多数決回路と
して用いるだめの演算部の置換例を示すブロック図、第
１３図は本発明の一実ある。 ２．１２．１３・・・論理素子、４，５．７０・・・入
力端子、６・・・出力端子、７・・・演算部、８・・・
帯域判定部、１０・・・交番信号発生部、７８・・・故
障チャンネル検出回路、８１〜８３・・・故障チャンネ
ル出力端第　ｊｒＢ ／“　ゝθ″　′″／” 第　２　ｌ ソ　３　Ｂ 某　４１￥ＪＪ ゾ　５　ｎ ’５Ａ　７　口 ／３Figure 1 is a diagram showing an example of the proposed logic signal in comparison with a conventional logic signal, Figures 2 to 4 are diagrams showing different examples of frequency band determination, and Figure 5 is a diagram showing an example of the proposed logic signal. 6 is another block diagram, FIG. 7 is a block diagram of yet another example, FIG. 8 is a block diagram embodying FIG. 7, and FIG. 9 is a block diagram of another example. Figure 10 is a time chart showing the operation status when Figure 8 is used as an OR processor, and Figure 11 is a diagram showing the data stored in the memory in Figure 8. FIG. 12 is a block diagram showing an example of replacing the arithmetic unit using FIG. 3 as a majority circuit, and FIG. 13 is an example of the present invention. 2.12.13...Logic element, 4,5.70...Input terminal, 6...Output terminal, 7...Arithmetic unit, 8...
Band determination unit, 10... Alternating signal generation unit, 78... Failure channel detection circuit, 81-83... Failure channel output end No. 41￥JJ Zo 5 n '5A 7 mouths/3

Claims (1)

【特許請求の範囲】 ｌ、各入力毎に夫々異る周波数が割当てられ、かつ２つ
の入力真理値の夫々に対して異る周波数をもつ交番信号
を３つ以上入力し、これらの入力交番信号の周波数１ｉ
ｍ間で所定の演算を行い、演算結果により同一の入力真
理直に対応する入力交番信号が所定数以上有るときその
入力真理値に対応する出力真理値に割当てられた周波数
をもつ交番信号を出力するとともに、上記所定数以上の
入力真理１直とは異る真理値を示す入力を識別して表示
することを％徴とする多数決論理方式。 ２、上記演算を、周波数加算部と、加算結果の周波数帯
域判定部とを備えた演算部によって実行する第１項記載
の多数決論理方式。[Claims] l. Inputting three or more alternating signals in which different frequencies are assigned to each input and having different frequencies for each of two input truth values, and these input alternating signals frequency 1i
A predetermined calculation is performed between m, and when the calculation result shows that there are a predetermined number or more of input alternating signals corresponding to the same input truth value, an alternating signal having a frequency assigned to the output truth value corresponding to the input truth value is output. At the same time, the majority logic method is characterized by identifying and displaying inputs showing a truth value different from the input truth value of the predetermined number or more. 2. The majority logic system according to item 1, wherein the above calculation is executed by a calculation unit including a frequency addition unit and a frequency band determination unit for the addition result.