JPS6387821A - Frequency logic system having plural logic functions - Google Patents

Abstract

PURPOSE:To contrive the improvement of the packaging density of logic elements by using the same arithmetic result with respect to an input alternate signal, executing plural logic functions simultaneously and outputting plural output alternate signals at every logic function simultaneously so as to reduce the effective area shared by one logic element. CONSTITUTION:At least two alternate signals having a different frequency corresponding to each of at least two truth values are inputted (4, 5), the signal is subjected to an arithmetic operation in an arithmetic section 7 between the frequencies of the input alternate signals and plural sets of output truth values assigned respectively to each of plural reference frequency bands are provided. The alternate signal having a frequency corresponding to the output truth value decided by the result of the arithmetic operation and the plural reference frequency bands is outputted at every set of the output truth value. Thus, the circuit scale per one logic element adopting the frequency logic can be reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周波数論理方式に係り、特に、７エイルセー
７（ｆａｉｌ−ｓａｆｅ　）化が容易な、複数の論理機
能を有する周波数論理方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frequency logic system, and more particularly to a frequency logic system that has a plurality of logic functions and can be easily made 7-fail-safe.

〔従来の技術〕[Conventional technology]

例えば、鉄道車両のＡＴＣ（自動列車制御装置）は１列
車衝突を予防し、人命保護や重大損害の防止を図るもの
であるから、高度の７エイルセーフ性が要求される。こ
のため、論理判断を行う回路は多重系構成とし、各基の
出力を集めてフェイルセーフ化された一致回路や多数決
回路で最終出力の決定を下している。ここで、個々の論
理回路の７エイルセーフ化を図るとともに、これらの多
重系を構成し、万全を期している。For example, the ATC (automatic train control system) of a railway vehicle is intended to prevent single-train collisions, protect human lives, and prevent serious damage, so a high degree of safety is required. For this reason, the circuits that make logical decisions have a multi-system configuration, and the outputs of each unit are collected and the final output is determined by a fail-safe matching circuit or majority circuit. Here, in addition to making the individual logic circuits 7-fail safe, we have constructed a multiplex system for these circuits to ensure complete safety.

しかし、多数決回路は１重系であって、そのフェイルセ
ーフ化）！、装［全体の７エイルセー７性に大きく関係
する。However, the majority circuit is a single system, and its fail-safe function)! , has a great deal to do with the overall 7 ability.

このため、フェイルセーフな多数決回路を構成する努力
が行われているが、現在のところ専ら電磁リレーが用い
られ、装置の小形軽量化および省電力化の面で遅れてい
る。For this reason, efforts are being made to construct fail-safe majority voting circuits, but at present only electromagnetic relays are used, which lags behind in terms of miniaturization, weight reduction, and power saving of devices.

電磁リレーによ０７エイルセーフ性が得られる理由は次
の通りである。The reason why the electromagnetic relay provides the 07 fail-safe property is as follows.

電磁リレーの故障は接点の導通故障と不導通故障に分け
られるが一般的に導通故障の発生確率は不導通故障のそ
れの１０００分の１以下である。Failures in electromagnetic relays can be divided into contact failures and non-conduction failures, but generally the probability of occurrence of a continuity failure is less than 1/1000 of that of a non-continuity failure.

これは導通故障の原因が接点の溶着のみであるのに対し
不導通故障は接点の汚損や酸化による接触不良、駆動コ
イルの断線や内部短絡、駆動電源の故障、可動片の折損
等その原因が多大な為である。This is because the cause of a continuity failure is only the welding of the contacts, whereas the cause of a non-continuity failure is poor contact due to dirt or oxidation of the contacts, disconnection or internal short circuit of the drive coil, failure of the drive power supply, breakage of the movable piece, etc. It is for a great deal.

さらに接点溶着防止の為、接点通Ｉｔ流を溶着眼界以下
に抑制すれば故障モードは不導通故障のみと考えてよい
。Furthermore, in order to prevent contact welding, if the contact flow It is suppressed below the welding eye, the only failure mode can be considered to be a non-conducting failure.

従って接点の導通を危険側の、不導通側を安全　□側の
制御出力に′なる様にすると電磁リレーはフェイルセー
フな論理素子として用いることが出来る。Therefore, by setting the conduction of the contacts to be the dangerous side and the non-conducting side to be the control output of the safe side, the electromagnetic relay can be used as a fail-safe logic element.

一方、半導体素子の場合導通状態になる故障と不導通状
態になる故障の発生確率はほぼ等しい。On the other hand, in the case of a semiconductor element, the probability of occurrence of a failure in a conductive state and a failure in a non-conductive state are approximately equal.

半導体の場合、不純物の拡散、熱による劣化、リード線
の断線又は混触、過電流、過祇圧による短絡又は溶断等
、同種の原因から生ずる故障が導通と不導通のいずれの
状態にもなり得るからである。In the case of semiconductors, failures caused by similar causes such as diffusion of impurities, deterioration due to heat, breakage or contact of lead wires, overcurrent, short circuit or melting due to excessive pressure can result in either conduction or non-conduction. It is from.

このため、半導体では、電磁リレーの如く一定の物理状
態によって７エイルセーフ側とフェイルアウト側の論理
値を特定することは不可能であり、ランダムロジックと
呼ばれるような、基本的な論理素子を組合わせて構成す
る任意の回路を全てフェイルセーフ化する方法として、
論理値を特定周波数値の交番信号に割り当て、周ｅ数領
域で論理演算を行う方式が提案されている。この方式は
、「周波数論理方式」と呼ばれるもので、例えば、２値
論理の場合、論理値″１”および０″の夫々に対して特
定の周波数を持つ交番信号を割り当て、この交番信号を
論理回路に入力し、この入力周波数値が予定の基準周波
数帯にあるか否かにより出力すべき真理値を判定し、該
当する出力、真理値に対応した周波数を持つ交番信号を
出力するものである。For this reason, in semiconductors, it is impossible to specify the logical values of the fail-safe side and fail-out side based on a certain physical state like in electromagnetic relays, and it is impossible to specify the logic values of the fail-safe side and fail-out side by a certain physical state, so it is impossible to specify the logic values of the fail-safe side and fail-out side. As a method to fail-safe any circuit configured with
A method has been proposed in which logical values are assigned to alternating signals of specific frequency values and logical operations are performed in the frequency domain. This method is called a "frequency logic method." For example, in the case of binary logic, an alternating signal with a specific frequency is assigned to each of the logical values "1" and "0", and this alternating signal is This input frequency value is input to the circuit, and the truth value to be output is determined based on whether or not this input frequency value is in the scheduled reference frequency band, and the corresponding output, an alternating signal with a frequency corresponding to the truth value, is output. .

すなわち、交番信号の周波数を論理値とすることにより
、自己の故障時に危険側の出力を生ずる確率を極めて低
くすることができ、また、異常入力に対して、正常な論
理素子が判定を行うため、安全側の出力を確実に発生さ
せることができる。In other words, by setting the frequency of the alternating signal to a logical value, it is possible to extremely reduce the probability that a dangerous output will be produced in the event of a self-failure, and also because a normal logic element makes a judgment regarding an abnormal input. , it is possible to reliably generate an output on the safe side.

また、２つ以上の入力を必要とする論理回路においては
、上記した周波数の帯域判定の前に、入力された２以上
の交番信号の周波数値間で所定の演算、例えば加算を行
い、その結果について帯域判定を行っている。In addition, in a logic circuit that requires two or more inputs, before the frequency band determination described above, a predetermined operation, such as addition, is performed between the frequency values of two or more input alternating signals, and the result is Bandwidth determination is performed for

・　これにより、周波数論理方式は、常用されているＡ
ＮＤ、ＯＦＬ、ＮＡＮＤ、ＮＯＲ，ＥＯＲ等の論理素子
の外、これらの組合せによる論理機能、例えば多数決論
理などを一挙に構成することが可能である。・As a result, the frequency logic method is
In addition to logic elements such as ND, OFL, NAND, NOR, and EOR, it is possible to configure logic functions based on combinations of these elements, such as majority logic, all at once.

次に、前述の５周波数論理方式の原理について、図面に
より詳細に説明するっ 第７図は論理″１”と０”の区別を、一般的な論理信号
の一例と周波数論理方式における論理信号の一例とを対
比して示すものである。Next, the principle of the aforementioned 5-frequency logic system will be explained in detail with reference to the drawings. Figure 7 shows an example of a general logic signal and a logic signal in the frequency logic system, showing the distinction between logic "1" and logic 0. This is shown in comparison with an example.

第７図（Ａ）は、一般的な２値論理における論理″′１
”と′″θ′を表わす電気信号の様子を示しており、例
えば、５Ｖｆ）”８１圧が論理”１″を表わし、Ｏｖが
論理″′ｏ′を表わしている。これに対し、第７図（Ｂ
）が周波数論理方式の論理信号の一例を示しており、３
００Ｈｚの交番信号が論理”１”を、５０Ｈｚの交番信
号が論理”０”を表わしている。Figure 7 (A) shows the logic ``'1'' in general binary logic.
For example, 5Vf) 81 voltage represents logic "1", and Ov represents logic "o". In contrast, Fig. 7 (B
) shows an example of the logic signal of the frequency logic method, and 3
The 00 Hz alternating signal represents a logic "1", and the 50 Hz alternating signal represents a logic "0".

周波数論理方式は、このように、周波数の差異により異
なる真理値を表わすものであるが、次にその周波数帯の
区分例を第８図〜第１０図により説明する。The frequency logic system thus expresses different truth values depending on the difference in frequency. Next, examples of frequency band division will be explained with reference to FIGS. 8 to 10.

第８図は最も簡単な周波数帯域の区分例を示すものであ
って、任意の周波数ｆ１より高い周波数帯域を論理″′
１”１周波数ｆ１より低い周波数帯域を論理″Ｏ″と定
義したものである。FIG. 8 shows an example of the simplest frequency band division, in which the frequency band higher than an arbitrary frequency f1 is
1" A frequency band lower than 1 frequency f1 is defined as logic "O".

第９図は３値論理を採り、第８図の場合と同様な論理”
１”、′０”の外Ｋ、異常状態を示す周波数帯域を設定
したもので、周波数ｆ！より低い周波数帯域を異常状態
と定義している。Figure 9 uses ternary logic and is the same logic as in Figure 8.
1", K outside of '0", a frequency band indicating an abnormal condition is set, and the frequency f! The lower frequency band is defined as an abnormal state.

第１０図は正常時の論理″１”および論理″Ｏ′を夫々
異なる特定の周波数帯域に限定し、それ以外の周波数帯
域を全て異常状態と定義した例を示している。すなわち
、この例は、６００Ｈｚを中心とする５７５〜６２５Ｈ
ｚ帯域および３５０Ｈｚを中心とする３２５〜３７５Ｈ
ｚ帯域を論理１１”、１００Ｈｚを中心とする７５〜１
２５Ｈ２帯域を論理″′Ｏ″、それ以外の周波数帯域を
全て異常状態と定義している。FIG. 10 shows an example in which the normal logic "1" and the logic "O" are limited to different specific frequency bands, and all other frequency bands are defined as abnormal. In other words, this example , 575-625H centered on 600Hz
z band and 325-375H centered on 350Hz
Logical 11” z band, 75 to 1 centered at 100Hz
The 25H2 band is defined as logic "'O", and all other frequency bands are defined as abnormal states.

次に、周波数論理方式による周波数論理素子について説
明する。Next, a frequency logic element using a frequency logic method will be explained.

第１１図は周波数論理素子の一例を示す基本ブロック図
であり、第１１図において、４．５は入力端子、６は出
力端子、７は演算部、８は周波数帯域判定部、１０は交
番信号発生部、１２は周波数論理素子である。FIG. 11 is a basic block diagram showing an example of a frequency logic element. In FIG. 11, 4.5 is an input terminal, 6 is an output terminal, 7 is an arithmetic unit, 8 is a frequency band determination unit, and 10 is an alternating signal The generator 12 is a frequency logic element.

第１１図に示す周波数論理素子１２は、演算部７、周波
数帯域判定部８、交番信号発生部１０が直列接続され、
演算部７に２個の入力端子４．５が、交番信号発生部ｌ
Ｏに出力端子６が設けられて構成され、２人力形のＯＲ
，ＡＮＤ、ＥＯＲおよびＮＡＮＤ素子等を構成すること
ができる。The frequency logic element 12 shown in FIG. 11 includes a calculation section 7, a frequency band determination section 8, and an alternating signal generation section 10 connected in series.
Two input terminals 4.5 are connected to the calculation unit 7, and the alternating signal generation unit l
It is configured with an output terminal 6 provided at O, and is a two-man type OR.
, AND, EOR, NAND elements, etc. can be configured.

演算部７は、入力端子４および５に与えられた２つの交
番信号の周波数値間で所定の演算を行う。The calculation unit 7 performs a predetermined calculation between the frequency values of the two alternating signals applied to the input terminals 4 and 5.

この演算は、加減乗除のいずれでもよい。周波数帯域判
定部８は、演算部７からの演算結果の周波数信号の周波
数帯域を判定し、その周波数帯域が論理″１″、”０′
、あるいは異常状態のいずれに相当するかの判定結果を
交番信号発生部１０に与える。交番信号発生部１０は、
この判定結果に基づいて、論理”１″、′０″あるいは
異常状態を示す周波数をもった交番信号を出力端子６に
出力する。演算回路７が入力端子４，５からの入力交番
信号の周波数値の加算を行い、Ｉ□！″１″に相当する
交番信号の周波数をｆｐ、論理００”に相当する交番信
号の周波数をｆ、、異常状態に相当する交番信号の周波
数をｆＥ、演算部７が出力する交番信号の周波数をｆａ
とすると、周波数論理素子１２は、第１表に示すような
動作を行う。This operation may be addition, subtraction, multiplication, or division. The frequency band determination unit 8 determines the frequency band of the frequency signal as the calculation result from the calculation unit 7, and determines whether the frequency band is logical “1” or “0”.
, or an abnormal state, is given to the alternating signal generating section 10 . The alternating signal generating section 10 is
Based on this determination result, an alternating signal with a frequency indicating logic "1", '0' or an abnormal state is outputted to the output terminal 6. The values are added, and the frequency of the alternating signal corresponding to I□!"1" is fp, the frequency of the alternating signal corresponding to logic 00" is fE, the frequency of the alternating signal corresponding to the abnormal state is fE, and the calculation unit The frequency of the alternating signal output by 7 is fa
Then, the frequency logic element 12 operates as shown in Table 1.

なお、この周波数論理素子１２にＮＯＴ素子としての機
能を持たせる場合、入力端子４，５は、共通に接続して
用いる。Note that when the frequency logic element 12 is provided with a function as a NOT element, the input terminals 4 and 5 are connected in common.

いま、ｆＰ＝３００Ｈｚ　、ｆＭ＝５０Ｈｚとして、周
波数論理素子１２をＯＲ素子として機能させる場合の動
作を具体的に説明する。Now, the operation when the frequency logic element 12 is made to function as an OR element will be specifically explained, assuming fP=300 Hz and fM=50 Hz.

第１表の項ＮＯＩでは、入力端子４，５に論理″′１″
を示す交番信号、ｆＰ＝３００Ｈｚが入力される。演算
部７の加算結果は、ｆａ＝２ｆＰ＝６００Ｈｚとなり１
周波数帯域判定部８は、とのｆａの周波数帯域を論理″
１”と判定し、交番信号発生部１０は、論理″′１”を
示す交番信号ｆＰ＝　３００　Ｈｚを出力する。また、
第１表の項Ｎ０２および３では、入力端子４．５の一方
に論理”１″を示す交番信号ｆＰ＝３００Ｈｚ、他方に
論理”ｏ”を示す交番信号ｆＮ＝５０Ｈｚが入力される
。演算部７の加算結果は、ｆａ＝ｊｐ＋ｆｍ＝　３５０
　Ｈｚとなり、周波数帯域判定部８は、このｆａの周波
帯域を論理″′１″と判定し、交番信号発生部１０は、
論理”１”を示す交番信号ｆＰ＝　３００　Ｈｚを出力
する。同様に、第１表の項ＮＯ４では、入力端子４，５
に論理”０″を示す交番信号ｆｘ＝５０Ｈｚが入力され
るので、ｆａ＝２ｆＨ＝ｘｏｏＨｚとなり、論理″′Ｏ
”と判定し、対応する交番信号ｆｘ＝ｓｏＨｚを出力す
る。In the term NOI in Table 1, input terminals 4 and 5 have logic "'1".
An alternating signal indicating fP=300Hz is input. The addition result of the calculation unit 7 is fa=2fP=600Hz, which is 1
The frequency band determination unit 8 determines the frequency band of fa by logical
1", and the alternating signal generating section 10 outputs an alternating signal fP=300 Hz indicating the logic "'1".
In terms N02 and 3 of Table 1, an alternating signal fP=300 Hz indicating logic "1" is input to one input terminal 4.5, and an alternating signal fN=50 Hz indicating logic "o" to the other input terminal 4.5. The addition result of the calculation unit 7 is fa=jp+fm=350
Hz, the frequency band determining unit 8 determines the frequency band of this fa as logic "'1", and the alternating signal generating unit 10
Outputs an alternating signal fP=300 Hz indicating logic "1". Similarly, in term No. 4 of Table 1, input terminals 4 and 5
Since the alternating signal fx = 50Hz indicating the logic "0" is input to the
” and outputs the corresponding alternating signal fx=soHz.

以下の項ＮＯ５〜９では、入力信号に異常状態を示す交
番信号ｆｖを含むため、ｆａの周波数は、前記３帯域以
外の周波数帯域となり、異常を表わす周波数ｆ　Ｅｓ例
えばＱＨｚが出力される。前述の場合の周波数帯域判定
部８における判定方法は、第１０図により説明したと同
様である。In the following terms NO5 to NO9, since the input signal includes an alternating signal fv indicating an abnormal state, the frequency of fa is a frequency band other than the above three bands, and a frequency fEs indicating an abnormality, for example, QHz, is output. The determination method in the frequency band determination section 8 in the above case is the same as that described with reference to FIG.

周波数論理回路１２は、前述と同様に１周波数帯域判定
結果に応じ、′Ｍ１表に示す如き出力信号を発生するよ
うにして、ＡＮＩ）”、ＥＯＲ，ＮＯＲおよびＮＡＮＤ
素子としての機能を果すことができる。Similarly to the above, the frequency logic circuit 12 generates output signals as shown in table 'M1 in accordance with the result of one frequency band determination, and outputs signals such as ANI), EOR, NOR, and NAND.
It can function as an element.

第１２図は更に高いフェイルセーフ性を実現する周波数
論理素子を示すブロック図であり、第１２図において、
１３は周波数論理素子、１４は演算結果、１５は判定信
号、１６は故障検出周回信号、１７は出力端子であり、
他の符号は第１１図の場合と同一である。FIG. 12 is a block diagram showing a frequency logic element that achieves even higher fail-safety.
13 is a frequency logic element, 14 is a calculation result, 15 is a judgment signal, 16 is a failure detection cycle signal, 17 is an output terminal,
Other symbols are the same as in FIG. 11.

周波数論理素子１３は、２入力端子４，５と、これらの
端子に入力された交番信号の周波数間で加算などの演算
を行う演算部７と、演算結果１４の周波数帯域判定を行
う周波数帯域判定部８とその判定信号１５の出力真理値
に対応した周波数を発生する交番信号発生部１０と、出
力端子６を備え、更に、故障検出周回信号１６とその出
力端子１７を持つ。The frequency logic element 13 includes two input terminals 4 and 5, an arithmetic unit 7 that performs calculations such as addition between the frequencies of the alternating signals input to these terminals, and a frequency band determination unit that performs frequency band determination of the calculation result 14. 8 and an alternating signal generating section 10 that generates a frequency corresponding to the output truth value of its determination signal 15, and an output terminal 6, and further has a failure detection cycle signal 16 and its output terminal 17.

この例では、周波数帯域判定部８と交番信号発生部１０
とがいずれも正常な場合には、故障検出周回信号１６が
、所定周波数の交番信号となるようｌｃｔ、、この信号
１６が端子１７に現われている限り、図示周波教諭埋素
子１３は正常であると定義する。In this example, the frequency band determination section 8 and the alternating signal generation section 10
If both are normal, the failure detection cycle signal 16 becomes an alternating signal of a predetermined frequency.As long as this signal 16 appears at the terminal 17, the illustrated frequency teacher element 13 is normal. It is defined as

以下、この第１２図の例について、さらに詳細に説明す
る。The example shown in FIG. 12 will be explained in more detail below.

第１３図は第１２図に示す周波数論理素子をより具体化
した従来技術のブロック図である。この例は、リング演
算と呼ばれるＤ　Ｄ　Ａ　（Ｌ）ｉｒｅｃｔＤｉｆｆｅ
ｒｅｎｔｉａｌ　Ａｎａｌｙｚｅｒ　）を変形した演算
方式を採用している。このリング演算方式は、Ａ　ｉ’
　Ｃの分野で多用されており、特許第９２３３２７号、
特許第９６４８１６号、特許第１０７２７４５号明細書
などに詳しく述べられ公知である。第１３図において、
４〜Ｂ、１０，１３，１４．１７はｔａ１１図、第１２
図の場合と同一であり、１８゜２０はす゛ンプリング回
路、２２は排他論理和ＥＯＲ１２４はクロック信号発生
回路、３０は交番信号発生回路、３４は周波数比較回路
、４０はアドレス回路、４４はタイミング回路、５４は
メモリ。FIG. 13 is a block diagram of a conventional technique that more specifically embodies the frequency logic element shown in FIG. 12. This example is called the ring operation D D A (L)irectDiffe
It uses a calculation method that is a modification of Rental Analyzer. This ring calculation method is A i'
It is widely used in the field of C, and patent No. 923327,
It is well known and is described in detail in Japanese Patent No. 964816, Japanese Patent No. 1072745, and the like. In Figure 13,
4-B, 10, 13, 14.17 are ta11 diagram, 12th
It is the same as the case in the figure, and 18 and 20 are sampling circuits, 22 is an exclusive OR EOR 124 is a clock signal generation circuit, 30 is an alternating signal generation circuit, 34 is a frequency comparison circuit, 40 is an address circuit, 44 is a timing circuit, 54 is memory.

６０はデータ切換回路、６２はラッチ回路、６４は論理
出力回路、６６はエラー検知回路、６８は故障検知出力
回路である。60 is a data switching circuit, 62 is a latch circuit, 64 is a logic output circuit, 66 is an error detection circuit, and 68 is a failure detection output circuit.

さて、周波数論理素子１３は、演算部７と、帯域判定部
８と交５番信号発生部１０とから成るが。Now, the frequency logic element 13 consists of a calculation section 7, a band determination section 8, and an alternating fifth signal generation section 10.

帯域判定部８と交番信号発生部１０は、同一の演算ルー
トを時分割して共用している。このため、第１２図の判
定信号１５と周回信号１６は、第１３回内では各部で同
一の物理的信号線上にある。The band determining section 8 and the alternating signal generating section 10 share the same calculation route in a time-division manner. Therefore, the determination signal 15 and the circulating signal 16 in FIG. 12 are on the same physical signal line in each part within the 13th cycle.

第１３図の演算部７は、入力端子４と５に与えられた交
番信号の周波数を加算するために、サンプリング回路１
８．２０および排他論理和ＥＯＲ２２を備えている。各
サンプリング回路１８および２０は、夫々クロック発生
回路２４から位相の異なるクロック信号２６および２８
を受取ることによって、２つの入力交番信号波形の立上
りと立下り位相を分離する。この結果、ＥＯＲ２２は、
２つの入力交番信号の周波数を確実に加算した周波数を
もつ交番信号１４を出力することができる。The arithmetic unit 7 in FIG.
8.20 and exclusive OR EOR22. Each sampling circuit 18 and 20 receives clock signals 26 and 28 having different phases from a clock generation circuit 24, respectively.
By receiving , the rising and falling phases of the two input alternating signal waveforms are separated. As a result, EOR22 is
It is possible to output an alternating signal 14 having a frequency that is reliably the sum of the frequencies of two input alternating signals.

周波数帯域判定部８は、基本的に次のようにして構成さ
れている。すなわち、周波数加算された交番信号１４は
、交番信号発生回路３０によって発生された基準周波数
をもつ交番信号３２と、周波数比較回路３４にて比較す
ることによって帯域判定が行われる。このとき、第１０
図に例示したように複数の周波数帯域の判定を行うため
に、交番信号発生回路３０は、時分割で異なる複数の基
準周波数の交番信号を発生し１周波数比較回路３４もま
た、時分割で、交番信号１４と複数の基準交番信号３２
との比較を行い、帯域判定を可能にする。従って、周波
数比較回路３４の大小比較判定信号３６が、どのタイミ
ングで発生するかによって、周波数帯域の判定が行われ
る。The frequency band determining section 8 is basically configured as follows. That is, the frequency comparison circuit 34 compares the frequency-added alternating signal 14 with an alternating signal 32 having a reference frequency generated by the alternating signal generation circuit 30 to determine the band. At this time, the 10th
As exemplified in the figure, in order to perform determination on a plurality of frequency bands, the alternating signal generation circuit 30 generates alternating signals of a plurality of different reference frequencies in a time-division manner, and the one-frequency comparison circuit 34 also generates alternating signals of a plurality of different reference frequencies in a time-division manner. An alternating signal 14 and a plurality of reference alternating signals 32
This allows for band judgment. Therefore, the frequency band is determined depending on the timing at which the magnitude comparison determination signal 36 of the frequency comparison circuit 34 is generated.

前述の周波数帯域の判定の結果、出力すべき交番信号の
周波数がその出力論理値に応じて決定されるが、その出
力交番信号の発生は、交番信号発生回路３０を共用して
行う。As a result of the frequency band determination described above, the frequency of the alternating signal to be output is determined according to its output logic value, and the alternating signal generating circuit 30 is commonly used to generate the output alternating signal.

以下、第１３図に示す周波数論理素子の細部の動作を説
明する。The detailed operation of the frequency logic element shown in FIG. 13 will be described below.

クロック信号発生回路２４で発生したクロック信号３８
はアドレス回路４０によりアドレス信号４２に変換され
、図示周波数論理素子１３は、このアドレス信号により
、１アドレス周期を単位とする演算を繰返す（リング演
算）。Clock signal 38 generated by clock signal generation circuit 24
is converted into an address signal 42 by the address circuit 40, and the illustrated frequency logic element 13 repeats an operation in units of one address cycle (ring operation) using this address signal.

アドレス信１号４２は、タイミング回路４４に入力され
、時分割演算に必要な複数のタイミング信号４６．４８
．５０および５２を発生する。The address signal 1 42 is input to a timing circuit 44, and a plurality of timing signals 46, 48 necessary for time division calculation are input.
．． 50 and 52 are generated.

メモリ５４は、第１４図に示すデータを記憶しており、
上記アドレス信号４２および判定信号３６とにより、夫
々データ列５６および５８を読出すことができる。デー
タ列５６は、複数の基準周波数ｆｘｏ＝ｆｔを夫々現わ
すデータを時分割で読出したものであり、データ切換回
路６０を介して交番信号発生回路３０に入力される。こ
れにより、交番信号発生回路３０は、複数の異なる基準
周波数ｆｌｏ％−ｆ’７を時分割で発生するのである。The memory 54 stores the data shown in FIG.
Data strings 56 and 58 can be read out using the address signal 42 and determination signal 36, respectively. The data string 56 is obtained by time-divisionally reading data representing a plurality of reference frequencies fxo=ft, and is input to the alternating signal generation circuit 30 via the data switching circuit 60. Thereby, the alternating signal generating circuit 30 generates a plurality of different reference frequencies flo%-f'7 in a time-division manner.

これにより、前述した周波数比較のための基準値が得ら
れる。This provides the reference value for the frequency comparison described above.

この比較の結果は１判定信号３６０発生タイミングによ
ることは前述した。そこで、この判定信号３６が発生し
たタイミングで、データ列５８の中のひとつのデータを
ラッチし、ラッチされたデータが現わす周波数（出力真
理値に対応）をもつ交番信号を発生する。つまり、デー
タ列５８は、論理″′１”、“Ｏ”に対応する周波数ｆ
Ｐ、ｆｍおよび異常だ対応する周波数ｆ？ｌを現わすデ
ータをｊ順次読出したものであって１判定信号３６が発
生したタイミングに応じて、上記のデータのいずれかを
ラッチ回路６２にラッチすれば、このラッチされたデー
タが、帯域判定の結果を表わすことになる。As mentioned above, the result of this comparison depends on the timing of generation of the 1 determination signal 360. Therefore, at the timing when this judgment signal 36 is generated, one data in the data string 58 is latched, and an alternating signal having a frequency (corresponding to the output truth value) expressed by the latched data is generated. In other words, the data string 58 has a frequency f corresponding to logic "'1" and "O".
P, fm and the corresponding frequency f? If any of the above data is latched into the latch circuit 62 according to the timing at which the 1 judgment signal 36 is generated, this latched data will be used for band judgment. The result will be expressed as follows.

ラッチ回路６２にラッチされたデータｊ　ｐ　、ｆｙあ
るいはｆｗは、データ切換回路６０により、１アドレス
周期内の出力機能を割撮られたタイムスロットにおいて
交番信号発生回路３０へ伝達され、出力すべき真理値に
対応した周波数ｆｐ　、ｆＮあるいはｆｙｓをもつ交番
信号３２を発生することができる。The data j p , fy, or fw latched by the latch circuit 62 is transmitted to the alternating signal generation circuit 30 by the data switching circuit 60 in a time slot in which the output function within one address cycle is taken, and the truth to be output is An alternating signal 32 having a frequency fp, fN or fys corresponding to the value can be generated.

交番信号３２のうち、上記のタイミングで発生したもの
のみが出力すべきものであるから、タイミング信号５０
によりこれをサンプリングして論理出力回路６４から出
力端子６へ出力する。Of the alternating signals 32, only those generated at the above timing should be output, so the timing signal 50
This is sampled and output from the logic output circuit 64 to the output terminal 6.

エラー検知回路６６および故障検知出力回路６８も、割
当てられたひとつの時分割スロットで動作するが、その
詳細は、タイムチャートを用いた具体的動作説明におい
て述べる。The error detection circuit 66 and the failure detection output circuit 68 also operate in one allocated time division slot, and the details will be described in a specific operation explanation using a time chart.

第１５図は、第１３図の周波数論理素子をＯＲ素子とし
て機能させた場会の動作タイムチャートを示すものであ
り、以下、この第１５図を参照して説明する。FIG. 15 shows an operation time chart in which the frequency logic element of FIG. 13 functions as an OR element, and will be described below with reference to FIG. 15.

アドレス信号４２の１周期音を６ケのタイムスロットｔ
１〜ｔ６に区切り、各タイムスロット毎の機能を割振っ
てお（。タイムスロツ）ｔ１〜ｔ４には周波数帯域判定
の機能が割振られ、タイムスロツ）ｔｓには出力すべき
交番信号発生機能が割振られている。また、最後のタイ
ムスロットｔ６には、故障検知の機能が割撮られている
。One period of the address signal 42 is divided into six time slots t.
1 to t6, and a function is assigned to each time slot.The frequency band determination function is assigned to time slots t1 to t4, and the function of generating an alternating signal to be output is assigned to time slots ts. ing. Furthermore, the last time slot t6 is devoted to a failure detection function.

メモリ５４内に、第１４図に示すように記憶されたデー
タは、アドレス信号４２の表わす各タイムスロットｔ１
〜ｔ６において、データ列５６と５８として並列に順次
読出される。The data stored in the memory 54 as shown in FIG.
~t6, data strings 56 and 58 are sequentially read out in parallel.

以下の処理の手順は、すべて、タイミング回路４４によ
って発生されるタイミング信号４６゜４８．４９，５０
および５２によって制御される。The following processing steps all depend on the timing signal 46°48.49,50 generated by the timing circuit 44.
and 52.

まず、４つのタイムスロットｔ１〜ｔａにおいて、それ
ぞれ異なる４つの周波数ｆｘｏ−ｆｔの交番信号を、交
番信号発生回路３０により発生する。First, the alternating signal generation circuit 30 generates alternating signals of four different frequencies fxo-ft in four time slots t1 to ta.

つまり、第１４図において、タイムスロットｔ１〜ｔ４
でメモリ５４から夫々周波数ｆｘｏ〜ｆ７に相当する記
憶データ列５６が読出され、データ切換回路６０を通し
−Ｃ交番信号発生回路３０−＼与えられる。アドレス周
期ｔは、例えば９６μｓであり各タイムスロットｔ１〜
ｔ６は９６μｓに１回の割で発生する。従って、該当ス
ロットが現われる毎にパルスを出力すれば、１／９６μ
Ｓ　′；１０ＫＨｚの周波数の交番信号を発生すること
になる。That is, in FIG. 14, time slots t1 to t4
The stored data strings 56 corresponding to frequencies fxo to f7, respectively, are read from the memory 54, passed through the data switching circuit 60, and applied to the -C alternating signal generating circuit 30-\. The address cycle t is, for example, 96 μs, and each time slot t1~
t6 occurs once every 96 μs. Therefore, if a pulse is output every time the corresponding slot appears, 1/96μ
S': An alternating signal with a frequency of 10 KHz is generated.

今、仮Ｋ　５　Ｋ　Ｈｚの交番信号を発生したいとすれ
ば、該当するスロットが２回現われる毎に、つまり１／
２に分周してパルスを出せばよい。このように、該当す
るスロットを分周する形態で、記憶データｆ１ｏ−ｆｒ
の表わす周波数の交番信号を。Now, if we want to generate an alternating signal of K 5 KHz, every time the corresponding slot appears twice, that is, 1/
All you have to do is divide the frequency into 2 and output a pulse. In this way, the storage data f1o-fr is divided by dividing the frequency of the corresponding slot.
An alternating signal with a frequency represented by .

各スロット別に発生することかできる。Can be generated separately for each slot.

このようにして、交番信号発生回路３０は、タイムスロ
ツ）ｔ１〜ｔ４において、夫々異なる周　′波数の交番
信号出力３２を発生するが、第１５図の例では、各タイ
ムスロットｔ１〜ｔ４における出力３２の周波数は、夫
々、ｆ１ｏ＝６２０Ｈｚ。In this way, the alternating signal generating circuit 30 generates alternating signal outputs 32 of different frequencies in the time slots t1 to t4, but in the example of FIG. The frequency of each is f1o=620Hz.

ｆ　　會　＝３３０Ｈｚ　　％　　ｆ　　＠＝１２０Ｈ
ｚ、　　ｆ　　？：９０Ｈｚである。f meeting =330Hz % f @=120H
z, f? :90Hz.

周波数比較回路３４には、上記の交番信号発生回路３０
の出力３２と、入力端子４と５に与えられた交番信号の
周波数加算信号１４とが与えられ各スロット毎に両者間
の周波数比較を行う。なお、加算信号１４は、１アドレ
ス周期を内では変化しない信号である。The frequency comparison circuit 34 includes the above-mentioned alternating signal generation circuit 30.
The output 32 of , and the frequency sum signal 14 of the alternating signals applied to the input terminals 4 and 5 are provided, and a frequency comparison between the two is performed for each slot. Note that the addition signal 14 is a signal that does not change within one address period.

入力端子４，５に与えられる交番信号の周波数をｆ　ｐ
　＝　３００　Ｈｚ　、　ｆ　Ｎ　＝　５０　Ｈｚ　、
前段の論理素子の異常時に発生する周波数をｆｍ＝ＯＨ
ｚとした場合の、周波数比較回路３４の比較動作を説明
する。ここで、周波数比較回路３４は、前述した特許説
明書に述べられたリング演算方式を採るものである。The frequency of the alternating signal given to input terminals 4 and 5 is f p
= 300 Hz, fN = 50 Hz,
The frequency that occurs when the logic element in the previous stage is abnormal is fm = OH
The comparison operation of the frequency comparison circuit 34 in the case of z will be explained. Here, the frequency comparison circuit 34 employs the ring calculation method described in the aforementioned patent description.

いま、タイムスロットｔ１に着目する。９６／・μＳ毎
に次々に現われるタイムスロットｔ１のうち、ｆｌｏ＝
５２Ｑ）ｌｚに相当する分周されたスロットでのみ、信
号３２が１″１”（正）となる。一方。Now, attention is paid to time slot t1. Of the time slots t1 that appear one after another every 96/.μS, flo=
52Q) Only in the frequency-divided slot corresponding to lz, the signal 32 becomes 1″1″ (positive). on the other hand.

もうひとつの入力１４は、入力４と５の和の周波数をも
ち、仮に、これを２ｆｐとすれば、全スロットｔｌのう
ち、２　ｆ　Ｐ　＝　６００　Ｈｚに相当する分周され
たスロットでのみ信号１４が′１″（正）となる。The other input 14 has a frequency that is the sum of inputs 4 and 5, and if this is 2fp, the signal will be transmitted only in the frequency-divided slot corresponding to 2 f P = 600 Hz out of all slots tl. 14 becomes '1'' (positive).

これらの２つの入力パルス列３２と１４は、タイムスロ
ットｔ１内で、一方のパルスによりアップカウント、他
方のパルスによりダウンカウントすることにより周波数
比較がなされる。この例では、信号３２が６２０　Ｈｚ
　、信号１４が６００Ｈｚであるから、信号３２〉信号
１４であり、周波数差の積分値が予定値に達したとき、
判定信号３６がタイムスロットｔ１内で１”となる。These two input pulse trains 32 and 14 are compared in frequency by counting up by one pulse and counting down by the other pulse within time slot t1. In this example, signal 32 is 620 Hz
, since signal 14 is 600 Hz, signal 32>signal 14, and when the integral value of the frequency difference reaches the expected value,
The determination signal 36 becomes 1'' within the time slot t1.

同様に、タイムスロットｔ２〜ｔ４においても交番信号
３２と１４とが比較される。Similarly, alternating signals 32 and 14 are compared in time slots t2 to t4.

入力交番信号１４は、上記タイムスロットｔｌ内と同一
周波数であるが、これに対し、一方の入力交番信号３２
は、第１５図に示すように、タイムスロツ）ｔＳ〜ｔ４
毎に変化する。夫々のタイムスロットでの周波数比較の
結果は、各スロット毎の判定信号３６によって識別され
る。The input alternating signal 14 has the same frequency as that in the time slot tl, whereas one of the input alternating signals 32
As shown in FIG. 15, time slot)tS~t4
It changes every time. The result of the frequency comparison in each time slot is identified by a decision signal 36 for each slot.

このようにして、周波数比較結果を現す判定信号３６を
得、その立下り、つまり′１″から′Ｏ”への変化を、
タイミング信号４６によって選択的に抽出し、ラッチ回
路６２をトリガする。このとき、入力端子４あるいは５
へ与えられる交番信号に、周波数ｆＫ：ＱＨ２を含んで
いない場合には。In this way, the judgment signal 36 representing the frequency comparison result is obtained, and its falling edge, that is, the change from ``1'' to ``O'', is
Timing signal 46 selectively extracts and triggers latch circuit 62 . At this time, input terminal 4 or 5
If the alternating signal given to does not include the frequency fK:QH2.

タイムスロットｔ２またはｔ４で、判定信号３６は必ず
Ｏ′になる。それ以前のタイムスロツ・トまでは、判定
信号３６はすべて１″である。なぜなら、第１表におけ
る項醜１〜３では、２ｆｐ＝　６００　Ｈｚあるいはｆ
ｐ＋、ｆＮ＝３５０Ｈｚであるから、基準周波数ｆｘｏ
＝６２０Ｈｚとｆ、＝３３０Ｈｚの間にあり、スロット
ｔ１では判定信号３６は′１”であり、スロツ）ｔｚで
は判定信号３６は′ＯＮとなる。また、第１表における
項１Ｖｈ４では、２ｆｎ＝１ｏｏＨｚであるから、基準
周波数ｆｓ＝１２０Ｈｚとｆｓ＝９０Ｈｚとの間にあり
、判定君号３６は、スロツ）ｔｓまで′″１ｍで、スロ
ットｔ４でＯ”となるはずである。At time slot t2 or t4, the decision signal 36 always becomes O'. Until the time slot before that, all the determination signals 36 are 1''. This is because in the terms 1 to 3 in Table 1, 2fp=600 Hz or f
Since p+, fN=350Hz, the reference frequency fxo
= 620 Hz and f, = 330 Hz, the determination signal 36 is '1' in slot t1, and the determination signal 36 is 'ON' in slot tz. Also, in term 1Vh4 in Table 1, 2fn = Since the frequency is 100 Hz, the reference frequency fs is between 120 Hz and 90 Hz, and the judgment number 36 should be ``0'' at slot t4 with ``1 meter'' to slot ts.

従って、判定信号３６の立下りエツジトリガにより、ラ
ッチ回路６２にラッチされるデータ５８は、上記項ｔ１
〜３においては、タイムスロットｔ２にてデータｆｐで
あり、項阻４においては。Therefore, the data 58 latched by the latch circuit 62 by the falling edge trigger of the determination signal 36 is
-3, data fp is in time slot t2, and in time slot 4.

タイムスロットｔ４にてデータｆｘである。Data fx is present at time slot t4.

また、タイムスロットｉ２＋”４以外のタイムスロツ）
ｔｓで判定信号３６が立下った場合には、データｆｙｔ
をラッチすることになる。Also, time slots other than time slot i2+”4)
When the determination signal 36 falls at ts, the data fyt
will be latched.

ラッチされたメモリ５４内のデータ列５８のうちのデー
タｊｐ、ｆＮあるいはｆＦＸは、タイムスロツ）ｔｓに
おいて、データ切換回路６０から交番信号発生回路３０
へ転送される。従って、交番信号発生回路３０は、タイ
ムスロットｔｓに、周波数ｆＰ（論理″′１”）、周波
数ｆＮ（論理″’Ｏ”）あるいは周波数ｆＢｃ異常）の
交番信号を、前述同様の要領で発生する。論理出力回路
６４は、タイムスロットｔｓでのみ生ずるタイミング信
号５０によってサンプリングされ、上記周波数ｆＰ。Data jp, fN, or fFX of the data string 58 in the latched memory 54 is transferred from the data switching circuit 60 to the alternating signal generation circuit 30 at time slot ts.
will be forwarded to. Therefore, the alternating signal generating circuit 30 generates an alternating signal of frequency fP (logic ``'1''), frequency fN (logic ``'O''), or frequency fBc abnormality) in the time slot ts in the same manner as described above. . The logic output circuit 64 is sampled by a timing signal 50 that occurs only in time slot ts and has the frequency fP.

ｆｍあるいはｆ−Ｅの交番信号を出力端子６へ送出する
のである。An alternating signal of fm or f-E is sent to the output terminal 6.

さて、入力交番信号の周波数の和、つまり交番信号１４
の周波数が、基準周波数ｆ１ｏを越えるあるいは越えた
と誤判定した場合や、基準周波数ｆγを下回るあるいは
下回ると誤判定した場合には、タイムスロットｔ１〜ｔ
４間で判定信号３６はＯ″あるいは１”のままであって
、立下りエツジトリガ信号を生じない。従って、データ
列５８から、ラッチ回路６２にラッチされるデータもな
く、タイムスロツ）ｔｓにおいて交番信号発生回路３０
は交番信号を発生しない。Now, the sum of the frequencies of the input alternating signals, that is, the alternating signal 14
If it is erroneously determined that the frequency exceeds or exceeds the reference frequency f1o, or if it is erroneously determined that the frequency of
The determination signal 36 remains O'' or 1'' during the period of 4, and does not generate a falling edge trigger signal. Therefore, there is no data latched by the latch circuit 62 from the data string 58, and the alternating signal generation circuit 30
does not generate an alternating signal.

以上により、！１３図に示す周波数論理素子１３は、入
力端子４，５を介して、周波数ｆＰ、ｆｙあるいはｆｚ
の交番信号を受取り、同様に周波数が論理値に対応させ
られた交番信号を出力端子６へ送出する、周波数論理に
よるＯＲ素子の機能を達成する。Due to the above! The frequency logic element 13 shown in FIG.
This achieves the function of an OR element based on frequency logic, which receives an alternating signal of 1 and sends an alternating signal whose frequency corresponds to a logical value to the output terminal 6.

この動作から明らかなように、この周波数論理素子は、
入力端子４と５のうち少な（とも一方に。As is clear from this operation, this frequency logic element is
Fewer of input terminals 4 and 5 (both to one side).

正規周波数ｊｐ　、ｆＮ以外の異常周波数が入力された
場合や、本論理素子内部の周波数値の演算、判定および
交番信号の発生動作に異常が生じた場合にも、正規の出
力周波数ｆ　Ｐ　１　ｆ　Ｈを出力する確率は極めて低
く、フェイルセーフ性は高い。Even if an abnormal frequency other than the normal frequencies jp and fN is input, or if an abnormality occurs in the calculation and judgment of the frequency value inside this logic element and the generation operation of the alternating signal, the normal output frequency f P 1 f The probability of outputting H is extremely low, and the fail-safe property is high.

更に、正常な周波数と判定する周波数帯域を狭めること
Ｋより、異常を検出する確率を高めることができ、−層
の７エイルセーフ性の向上を図ることも容易である。Furthermore, by narrowing the frequency band that is determined to be a normal frequency, the probability of detecting an abnormality can be increased, and it is also easy to improve the safety of the negative layer.

さて、第１３図〜第１５図により説明した例においては
、タイムスロットｔ６により、故障検知機能をもたせて
いる。Now, in the example explained with reference to FIGS. 13 to 15, the time slot t6 has a failure detection function.

すなわち、交番信号発生回路３０への入力データのすべ
てを、エラー検知回路６６がチェックしている。例えば
、各タイムスロット毎に、公知のパリティチェックや巡
回符号チェック等の手段で合理性チェックを行い、その
結果に応じて、タイムスロツ）ｔｓにおける交番信号発
生回路３０の出力周波数を切換える。１アドレス周期を
内にエラーが全く無い場合は、可能な最大周波数の交番
信号を発生させ、一方、ひとつでもエラーを含むデータ
があった場合はＱＨｚに切換える。この最大周波数ｆｍ
ａｘを、信号１４の正常な最大周波数’ｌｆＰより高く
しておくと、判定信号３６は、デ−夕にエラーがない場
合に２”１″、エラーが有る場合は０″となる。一方、
メモリ５４内には、データを第１４図に示すように２通
り配置記憶している。メモリ５４は、そのアドレス信号
のひとつとして、判定信号３６を帰還しているので、こ
の判定信号３６が”１”のときと、′０”のときとで、
異なるデータを読出すことができる。異なるデータが記
憶されているのは、タイムスロットｔ６のみであり、デ
ータ列５８の内容は、判定信号３６が′″１ｎのときは
エラーを含むデータｇＤであり、一方、判定信号３６が
ｏ″のときはエラーのないデータＲＤとしておく。That is, the error detection circuit 66 checks all input data to the alternating signal generation circuit 30. For example, a rationality check is performed for each time slot using a known parity check, a cyclic code check, or the like, and the output frequency of the alternating signal generation circuit 30 in the time slot ts is switched depending on the result. If there are no errors within one address period, an alternating signal of the maximum possible frequency is generated, while if there is data containing even one error, the signal is switched to QHz. This maximum frequency fm
If ax is set higher than the normal maximum frequency 'lfP of the signal 14, the judgment signal 36 will be 2"1" if there is no error in the data, and 0" if there is an error. On the other hand,
In the memory 54, data is stored in two arrangements as shown in FIG. The memory 54 feeds back the judgment signal 36 as one of its address signals, so when this judgment signal 36 is "1" and when it is '0',
Different data can be read. Different data is stored only in the time slot t6, and the contents of the data string 58 are data gD containing an error when the determination signal 36 is ''1n, and on the other hand, when the determination signal 36 is o'' In this case, the data RD is set as error-free.

このようにしておくことにより、故障がなければ、タイ
ムスロットｔ６内における判定信号３６は所定周波数以
上の交番信号となる。すなわち、タイムスロットｔｓで
、正常を表わす判定信号３６＝”ｌ”が出力されると、
次回のタイムスロツ）ｔｓでは、エラーを含むデータＥ
Ｄが読出され、エラー検知回路６６と周波数比較回路３
４０機能により、判定信号３６は′０″となる。従って
、更に次のタイムスロツ）ｔｓでは、正常なデータＲＤ
が読出され、同様にして判定信号３６は′１″に戻る。By doing so, if there is no failure, the determination signal 36 within the time slot t6 becomes an alternating signal with a predetermined frequency or higher. That is, when the determination signal 36="l" indicating normality is output at time slot ts,
In the next time slot) ts, data E containing an error
D is read out and the error detection circuit 66 and frequency comparison circuit 3
40 function, the judgment signal 36 becomes '0''. Therefore, in the next time slot) ts, the normal data RD
is read out, and the determination signal 36 similarly returns to '1'.

以下これを繰返すので、判定信号３６は交番する。但し
、この説明は簡略化のため、周波数比較回路３４が１回
の演算スロット毎に、大小判定ができるものとして説明
したが、実際には、積分型の周波数比較であるため複数
回のタイムスロツ）ｔｇを経て周波数の大小判定が行わ
れる。従って、その交番周波数は、前述した１０ＫＨｚ
の演算周波数より低い値となる。Since this process is repeated thereafter, the determination signal 36 alternates. However, for the sake of simplification, this explanation assumes that the frequency comparison circuit 34 can make a magnitude determination for each calculation slot, but in reality, since it is an integral type frequency comparison, multiple time slots are used. The magnitude of the frequency is determined through tg. Therefore, its alternating frequency is the 10KHz mentioned above.
The value is lower than the calculation frequency of .

このタイムスロットｔａＫおける交番信号３６は、この
スロットｔ６でのみ発生するタイミング信号５２により
サンプリングされ、故障検知出力回路６８から、出力端
子１７へ送出される。The alternating signal 36 in this time slot taK is sampled by the timing signal 52 that occurs only in this slot t6, and is sent from the failure detection output circuit 68 to the output terminal 17.

出力端子１７へ送出される交番信号は、論理素子内の回
路が正常に動作している限り継続し、通常の論理処理に
使用している交番信号発生回路３０や周波数比較回路３
４等並びにエラー検知回路６６のうちいずれに故障が生
じても交番を停止する。従って、外部から、この交番信
号を監視すれば、いかなる異常の発生をも知ることがで
きる。The alternating signal sent to the output terminal 17 continues as long as the circuit within the logic element is operating normally, and is transmitted to the alternating signal generation circuit 30 and frequency comparison circuit 3 used for normal logic processing.
Even if a failure occurs in any of the 4th grade and the error detection circuit 66, the alternation is stopped. Therefore, by monitoring this alternating signal from the outside, it is possible to know the occurrence of any abnormality.

このような周波数論理方式では、第１４図に示すメモリ
内のデータ列５６（基準周波数データ）あるいはデータ
列５８（出力真理値に対応する周波数データ）を書換え
るだけで、前述したＯＲ素子以外に、第１表に示す全て
の論理素子を構成することができる。すなわち、第１３
図に示す周波数論理素子１３は、第１６図（Ａ）、（Ｂ
）Ｋシンボルで示したようなＡＮＤ素子、ＯＲ素子の他
ＫＮＯＴ　、ＮＡＮＤ　、ＮＯＲ、ＥＯＲ素子等のｆｆ
ｌ能を行うことができ、かつ、フェイルセーフ性の高い
ものである。従って、これらの論理素子を用いれば、任
意の論理設計を通常の２値論理回路を用いた場合の同様
な手法で、しかも、フェイルセーフ性を持たせて行うこ
とができる。In such a frequency logic method, by simply rewriting the data string 56 (reference frequency data) or the data string 58 (frequency data corresponding to the output truth value) in the memory shown in FIG. , all the logic elements shown in Table 1 can be constructed. That is, the 13th
The frequency logic element 13 shown in FIG.
) KNOT, NAND, NOR, EOR elements, etc. in addition to AND elements and OR elements as shown by the K symbol.
1 function and is highly fail-safe. Therefore, by using these logic elements, any logic design can be performed in the same manner as when using a normal binary logic circuit, and moreover, with fail-safe properties.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、前記従来技術は、第１３図に示すような複雑な
回路構成を有するにもかかわらず、第１６図にシンボル
で示したような、ただ１４類の論理機能しか行うことが
できず％ＬＳＩ化した場合にも、１個のＩＣで１種類の
論理機能を行うのみとなって、一般の２値論理回路のＩ
Ｃと比較すると。However, although the conventional technology has a complicated circuit configuration as shown in FIG. 13, it can perform only 14 types of logic functions as shown by symbols in FIG. Even in the case of a general binary logic circuit, one IC performs only one type of logic function.
Compared to C.

１論理素子当りの占める面積が大きくなるという問題が
ある。従って、このような従来技術による周波数論理素
子を用いた機器における実装スペースが大きくなるとい
う問題点がある。There is a problem that the area occupied by one logic element increases. Therefore, there is a problem in that the mounting space for devices using frequency logic elements according to the prior art becomes large.

本発明の目的は、前記従来技術の問題点を解決し、論理
素子１個が占める実効的な面積を小さくし、周波数論理
素子を用いる機器における論理素子の実装密度を向上さ
せることのできる複数の論理機能を有する周波数論理方
式を提供することにある。An object of the present invention is to solve the problems of the prior art, reduce the effective area occupied by one logic element, and improve the packaging density of logic elements in equipment using frequency logic elements. The object of the present invention is to provide a frequency logic system having logic functions.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明によれば、前記目的は、入力交番信号に対する同
一の演算結果を用いて、複数の論理機能を同時に実行し
、各論理機能毎の出力交番信号を複数個同時に出力する
ことにより達成される。According to the present invention, the above object is achieved by simultaneously executing a plurality of logic functions using the same operation result for an input alternating signal, and simultaneously outputting a plurality of output alternating signals for each logic function. .

〔作用〕[Effect]

入力交流信号に対する同一の演算結果を用いて、ＵＬ数
の論理機能を同時に実行することにより、論埋素子を構
成する回路部の多くを共通に使用することが可能となり
、１論理素子当りの占める実効面積を小さくすることが
できる。一般Ｋ、実際の回路設計においては、同一の論
理入力を複数の異なる論理素子に印加するというような
配線パターンは、ごく普通に現われるものであり、また
、同じ論理における反転、非反転（例えば、ＡＮＤ。By simultaneously executing the logic functions of the UL number using the same calculation result for the input AC signal, it becomes possible to use many of the circuit sections that make up the logic element in common, reducing the amount of space occupied by one logic element. The effective area can be reduced. General K: In actual circuit design, wiring patterns in which the same logic input is applied to multiple different logic elements are very common, and wiring patterns in which the same logic is applied to multiple different logic elements (for example, AND.

ＮＡＮＤ）の両方の出力を要求される場合も多い。In many cases, both outputs (NAND) are required.

このような場合に、本発明による周波数論理方式を用い
れば、機器の実装スペースを小さくすることができる。In such a case, if the frequency logic method according to the present invention is used, the mounting space of the equipment can be reduced.

〔実施例〕〔Example〕

以下、本発明による複数の論理機能を有する周波数論理
方式の一実施例を図面により説明する。An embodiment of the frequency logic system having a plurality of logic functions according to the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing one embodiment of the present invention.

第２図はそのメモリ構成図、第３図は動作タイムチャー
トである。第１図において、６２１はラッチ回路、５８
１はデータ列、６４１は論理出力回路、５１０はタイミ
ング信号であり、他の符号は第１３図に示した従来技術
の場合と同じである。FIG. 2 is a memory configuration diagram thereof, and FIG. 3 is an operation time chart. In FIG. 1, 621 is a latch circuit, 58
1 is a data string, 641 is a logic output circuit, 510 is a timing signal, and other symbols are the same as in the prior art shown in FIG.

本発明の一実施例が従来技術と相違する点は、本発明の
一実施例が、ラッチ回路６１２、論理出力回路６４１を
第１３図に示す従来技術に加えて有している点、および
、メモリ構成として、データ列５８の他にデータ列５８
１、データｆ　１（ｌを有し、さらに、タイムスロット
ｔ１２＊’５１　　が加えられている点である。The difference between the embodiment of the present invention and the prior art is that the embodiment of the present invention includes a latch circuit 612 and a logic output circuit 641 in addition to the prior art shown in FIG. As a memory configuration, in addition to the data string 58, the data string 58
1, data f 1 (l) and time slot t12*'51 are added.

この実施例では、データ列５８の内容が第１４図の場合
と同様にＯＲ機能用であり、データ列５８１はＡＮＤ機
能用である。データ列５６が指定する判定レベル周波数
は、ｆｔｏ＝６２０Ｈｚ、ｆ　ｘｏ＊＝４００Ｈｚ、ｆ
　５＝３３０Ｈｚ、ｆ　６＝１２０　Ｈｚ　、　ｆ　７
　：　９０　Ｈｚである。第１図に示す実施例は、新し
い判定レベル周波数ｆ　１０９を加えることにより、論
理入力が（１，０）すなわち交番人力信号（ｆｐ、ｆｙ
）の場合に、ＡＮＤとＯＲにおける出力真理値が異なる
ようにしている。In this embodiment, the contents of the data string 58 are for the OR function as in the case of FIG. 14, and the data string 581 is for the AND function. The determination level frequencies specified by the data string 56 are fto=620Hz, f xo*=400Hz, f
5=330Hz, f6=120Hz, f7
: 90 Hz. In the embodiment shown in FIG. 1, by adding a new decision level frequency f 109, the logic input becomes (1, 0), that is, the alternating human power signal (fp, fy
), the output truth values for AND and OR are different.

第３図に示すタイムチャートは１ｍ単のため、この場合
の動作と限定して、すなわち、ＯＲ出力＝″′１″で、
ＡＮＤ出力＝”０″の場合に限定した動作状況を示して
いる。以下、このタイムチャートを参照して実施例の動
作を説明する。The time chart shown in Fig. 3 is for 1 m unit, so the operation is limited to this case, that is, OR output = ``'1'',
The operation status is limited to the case where the AND output is "0". The operation of the embodiment will be described below with reference to this time chart.

入力交番信号が（ｆｐ、ｆＮ）の場合、演算部７の出力
交番信号は、ｆｐ＋ｆｗ＝３５ｏＨｘとなり、判定レベ
ル周波数ｆ９とｆ　１ｏ、の間になるため、判定信号３
６は、タイムスロットｔ　ｓｚ　トｔ２の間で立下り、
ラッチ回路６２は、データ列５８からデータｊｐを、ラ
ッチ回路６２１は、データ列５８１からデータｆｍを２
ツチして保持する。ラッチ６２のデータｆｐは、タイム
スロットｔ５で３００Ｈｚ、また、ラッチ６２１のデー
タｆ　Ｎ　ハｓ　タイムスロットｔ５１で５０８Ｚの交
番信号に変換され、論理出力回路６４，６４１から出力
される。When the input alternating signal is (fp, fN), the output alternating signal of the calculation unit 7 becomes fp+fw=35oHx, which is between the judgment level frequency f9 and f1o, so that the judgment signal 3
6 falls between time slots t sz to t2;
The latch circuit 62 receives data jp from the data string 58, and the latch circuit 621 receives data fm from the data string 581.
Touch and hold. The data fp of the latch 62 is converted into an alternating signal of 300 Hz at time slot t5, and the data f N has of the latch 621 is converted into an alternating signal of 508Z at time slot t51, and outputted from the logic output circuits 64 and 641.

入力端子４，５からの他の組合せの入力交番信号に対し
ても、第１図の論理素子１３は同様に動作して、その出
力端子７５がＡＮＤ論理、出力端子７６がＯＲ論理を表
わす。すなわち、第１図の論理素子１３は、第６図に示
したよ５な複数の論理素子を含む複合論理素子と等価な
ものである。The logic element 13 of FIG. 1 operates in the same manner for other combinations of input alternating signals from the input terminals 4 and 5, with its output terminal 75 representing AND logic and its output terminal 76 representing OR logic. That is, the logic element 13 in FIG. 1 is equivalent to a composite logic element including a plurality of five logic elements as shown in FIG.

前述した本発明の一実施例は、異なる論理用の出力デー
タ列を並行してメモリから流しておき。In one embodiment of the present invention described above, output data strings for different logics are passed from memory in parallel.

判定信号によりこれらを一斉にラッチし、その後交番信
号を時分割出力することにより、複数の論理機能に対応
して別個の交番信号を出方できるようにしたものである
。このため、従来技術が１つの論理素子として大きな回
路規模を有していたのに対し、本発明の実施例では、わ
ずかなハードウェア量の増加で複数の論理を実行するこ
とを可能としており、１個の論理素子当りのハード量を
少なくすることができる。また、タイムスロットの増加
は、出力スロットのみであるから、演算周期ｔの伸長す
なわち演算速度の低下も少ない。By latching these all at once using a determination signal and then outputting the alternating signals in a time-division manner, it is possible to output separate alternating signals corresponding to a plurality of logical functions. Therefore, whereas the conventional technology had a large circuit scale as one logic element, the embodiment of the present invention makes it possible to execute multiple logics with a slight increase in the amount of hardware. The amount of hardware per one logic element can be reduced. Furthermore, since the number of time slots is increased only in the output slots, there is little elongation of the computation period t, that is, a decrease in the computation speed.

第１図に示す本発明の一実施例は、２個のラッチにより
並列接続した２個の論理素子相当のものを実現したが、
更に、ラッチ回路、論理出方回路、メモリ、出力タイム
スロットを追加すれば、共通の入力端子に等価的に並列
接続された論理機能を増加でき、周波数論理方式による
論理素子の実効的な回路規模を小形化することが可能で
ある。One embodiment of the present invention shown in FIG. 1 realizes something equivalent to two logic elements connected in parallel using two latches.
Furthermore, by adding latch circuits, logic output circuits, memories, and output time slots, the number of logic functions that are equivalently connected in parallel to a common input terminal can be increased, and the effective circuit scale of logic elements using the frequency logic method can be increased. It is possible to downsize.

第４図は第１図の実施例に論理機能選択のフレキシビリ
ティを付加した本発明の他の実施例のブロック図である
。第４図において７７は機能データ端子群、７８は機能
設定端子であり、他の符号は第１図の場合と同じである
。FIG. 4 is a block diagram of another embodiment of the present invention in which flexibility in selecting logical functions is added to the embodiment of FIG. 1. In FIG. 4, 77 is a group of function data terminals, 78 is a function setting terminal, and other symbols are the same as in FIG.

第４図において、機能データ端子群７７からは、第１図
のデータ列５８．５８１に相当するデータ列が常時出力
されており、これらの内容は、例えば、第１表に示した
各種論理機能を実現するだめのデータｊｐ、ｆＮ、ｆｘ
の組合せから成る。もち論、これ以外の組合わせや異な
る周波数データでもよい。機能データ端子群７７に出力
されるデータ列の中から必要なものを選択して、機能設
定端子７８に接続することにより、第４図に示す実施例
は、全く同一の回路構成の種々の任意の論理機能を組合
せて有する複合論理素子として機能させることができ、
第５図に示すような、論理の組合せ自由な論理素子が並
列に接続された複合論理素子と等価なものとなる。In FIG. 4, the functional data terminal group 77 constantly outputs data strings corresponding to data strings 58 and 581 in FIG. The data to realize jp, fN, fx
Consists of a combination of Of course, other combinations or different frequency data may also be used. By selecting a necessary data string from among the data strings output to the function data terminal group 77 and connecting it to the function setting terminal 78, the embodiment shown in FIG. can function as a composite logic element having a combination of logic functions,
This is equivalent to a composite logic element in which logic elements whose logics can be freely combined are connected in parallel, as shown in FIG.

この実施例は、同一回路構成のものを任意の機能をもつ
複合論理素子に構成できるので、大量生産によるコスト
低減が可能となる。In this embodiment, since the same circuit configuration can be configured into a composite logic element having any function, it is possible to reduce costs through mass production.

〔発明の効果〕〔Effect of the invention〕

以上説明したように１本発明によれば、入力信号間の演
算結果を用いて決定できる各種の論理を、同−回路上に
設けることにより、周波数論理を採用した論理素子の１
素子当りの回路規模を小さくすることができ、演算速度
の低下も論理ゲート数の増加率に比べて少ない複数の論
理機能を有する周波数論理方式を提供することができる
。As explained above, according to the present invention, by providing various logics that can be determined using the calculation results between input signals on the same circuit, one logic element that employs frequency logic can be used.
It is possible to provide a frequency logic system having a plurality of logic functions, in which the circuit scale per element can be reduced, and the decrease in calculation speed is smaller than the rate of increase in the number of logic gates.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図は
そのメモリ構成図、第３図は動作タイムチャート、第４
図は本発明の他の実施例を示すブロック図、第５図、第
６図は本発明の実施例を論理機能シンポルで示したブロ
ック図、第７図（Ａ）　、。 （Ｂ）、第８図、第９図、第１０図は周波数論理の原理
を説明する図、第１１図、第１２図は周波数論理素子の
基本ブロック図、第１３図は従来技術の一例を示すブロ
ック図、第１４図はそのメモリ構成図、第１５図は動作
タイムチャート、第１６図（Ａ）、（Ｂ）は従来技術の
例を論理機能シンボルで示したブロック図である。 ４．５・・・・・・入力端子、６．１７，７５．７６・
・・・・・出力端子、７・・・・・・演算部、８・・・
・・・周波数帯域判定部、１０．３０・・・・・・交番
信号発生部、１２，１３・・・・・・周波数論理素子、
１８．２０・旧・・テンプリング回路、２２・・・・・
・排他論理和、２４・・・・・・クロック信号発生回路
、３４・・・・・・周波数比較回路、４ｏ・・・・・・
アドレス回路、４４・・・・・・タイミング回路、５４
・・・・・・メモリ、６０・・・・・・データ切換回路
、６２゜６２１・二・・・・ラッチ回路、６４，６４１
・・・・・・論理出力回路、６６・・・・・・エラー検
知回路、６８・・口・・故障検知出力回路。 褒２図 第５図 ：喜７図 ′ン１１１＋、、ＩＩｌン゛ 第８図 第９区 ↑ 第１Ｏ図 第１１図 第１２図 ？　　　　リ 第１４図 第１６図 （Ａ）、□ ｔβノ ！、） 第１５　［２＋ ｊ田面Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a memory configuration diagram thereof, Fig. 3 is an operation time chart, and Fig. 4 is a block diagram showing an embodiment of the present invention.
The figure is a block diagram showing another embodiment of the present invention, FIGS. 5 and 6 are block diagrams showing the embodiment of the present invention using logical function symbols, and FIG. 7(A). (B), Figures 8, 9, and 10 are diagrams explaining the principle of frequency logic, Figures 11 and 12 are basic block diagrams of frequency logic elements, and Figure 13 is an example of the conventional technology. 14 is a memory configuration diagram thereof, FIG. 15 is an operation time chart, and FIGS. 16(A) and 16(B) are block diagrams showing an example of the prior art using logical function symbols. 4.5... Input terminal, 6.17, 75.76.
...Output terminal, 7...Calculation section, 8...
. . . Frequency band determination section, 10.30 . . . Alternating signal generation section, 12, 13 . . . Frequency logic element,
18.20 Old... Templing circuit, 22...
・Exclusive OR, 24...Clock signal generation circuit, 34...Frequency comparison circuit, 4o...
Address circuit, 44... Timing circuit, 54
...Memory, 60...Data switching circuit, 62゜621.2...Latch circuit, 64,641
...Logic output circuit, 66 ...Error detection circuit, 68 ...Failure detection output circuit. Figure 2 Figure 5: Figure 7 'n 111+,, II line Figure 8 Section 9↑ Figure 1O Figure 11 Figure 12? Figure 14 Figure 16 (A), □ tβノ! ,) 15th [2+ j 田面

Claims (1)

【特許請求の範囲】 １、少なくとも２つの真理値の夫々に対応して異なる周
波数をもつ交番信号を少なくとも２つ入力し、これらの
入力交番信号の周波数値間で演算を行い、複数の基準周
波数帯の夫々に対して割り当てた出力真理値の組を複数
組具備し、前記演算の結果と前記複数の基準周波帯とに
より定まる出力真理値に対応した周波数をもつ交番信号
を、前記出力真理値の組毎に出力することを特徴とする
複数の論理機能を有する周波数論理方式。 ２、前記入力真理値毎に対応する周波数は、少なくとも
１つの出力真理値の組における出力真理値毎に対応する
周波数と同一であることを特徴とする前記特許請求の範
囲第１項記載の複数の論理機能を有する周波数論理方式
。 ３、前記入力交番信号の周波数値間の演算が加算である
ことを特徴とする前記特許請求の範囲第１項または第２
項記載の複数の論理機能を有する周波数論理方式。 ４、前記入力真理値毎に対応する周波数は、前記演算の
結果の周波数のいずれとも重複しない周波数に選定され
ていることを特徴とする前記特許請求の範囲第１項、第
２項または第３項記載の複数の論理機能を有する周波数
論理方式。 ５、前記入力真理値の演算を、交番信号のまま直接行い
、その演算の結果と前記複数の基準周波数帯を比較する
ことを特徴とする前記特許請求の範囲第１項、第２項、
第３項または第４項記載の複数の論理機能を有する周波
数論理方式。 ６、前記演算の結果と前記複数の基準周波数帯の比較は
、共通の周波数比較回路を時分割的に供用して、演算の
結果と複数の基準周波数帯の夫々とを比較して行うこと
を特徴とする前記特許請求の範囲第５項記載の複数の論
理機能を有する周波数論理方式。[Claims] 1. At least two alternating signals having different frequencies corresponding to at least two truth values are input, and calculations are performed between the frequency values of these input alternating signals to obtain a plurality of reference frequencies. It is equipped with a plurality of sets of output truth values assigned to each of the bands, and an alternating signal having a frequency corresponding to the output truth value determined by the result of the calculation and the plurality of reference frequency bands is set to the output truth value. A frequency logic method having a plurality of logic functions, characterized in that it outputs for each set of . 2. The plurality of devices according to claim 1, wherein the frequency corresponding to each input truth value is the same as the frequency corresponding to each output truth value in at least one set of output truth values. Frequency logic method with logical functions. 3. Claim 1 or 2, wherein the calculation between the frequency values of the input alternating signal is addition.
Frequency logic method with multiple logic functions as described in Section 1. 4. The frequency corresponding to each of the input truth values is selected to be a frequency that does not overlap with any of the frequencies of the results of the calculation. Frequency logic method with multiple logic functions as described in Section 1. 5. The input truth value is directly calculated as an alternating signal, and the result of the calculation is compared with the plurality of reference frequency bands.
A frequency logic system having a plurality of logic functions according to item 3 or 4. 6. Comparison of the result of the calculation and the plurality of reference frequency bands may be performed by using a common frequency comparison circuit in a time-sharing manner and comparing the result of the calculation with each of the plurality of reference frequency bands. A frequency logic system having multiple logic functions as claimed in claim 5.