JPS63213969A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63213969A JPS63213969A JP62049115A JP4911587A JPS63213969A JP S63213969 A JPS63213969 A JP S63213969A JP 62049115 A JP62049115 A JP 62049115A JP 4911587 A JP4911587 A JP 4911587A JP S63213969 A JPS63213969 A JP S63213969A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置及びその製造方法に関する
。
。
半導体集積回路装置の集積度を高めるための立体構造デ
バイス(3次元デバイス)としては、Si基板の上に絶
縁換金成膜し、その上にまたSi層を成膜するSOI技
術がある。また、CMOSトランジスタの2ツチアプ耐
性を高めるために、高濃度不純物を有するSi基板の上
にエピタキシャルSi層を成膜し、この膜の中に能動素
子を形成する技術がある。
バイス(3次元デバイス)としては、Si基板の上に絶
縁換金成膜し、その上にまたSi層を成膜するSOI技
術がある。また、CMOSトランジスタの2ツチアプ耐
性を高めるために、高濃度不純物を有するSi基板の上
にエピタキシャルSi層を成膜し、この膜の中に能動素
子を形成する技術がある。
上述した従来技術のうち、SOI技術では、絶縁膜上に
良質で均一な8i単結晶が未だ形成できていない。特に
、結晶面方位が一定していないことは集積回路装置の特
性はらつきをもたらす原因となっている。
良質で均一な8i単結晶が未だ形成できていない。特に
、結晶面方位が一定していないことは集積回路装置の特
性はらつきをもたらす原因となっている。
また、高濃度不純物を有する基板上のエピタキシャル層
を用いる方法は、CMO8ト;tyレジスタウェル構造
が同じ寸法ならばラッ讐アブ耐性を1桁上ける効果があ
るが、ウェル分離に多くの面積全必要とするため、高密
度のCMO8集積回路装置を実現できないという問題点
がある。
を用いる方法は、CMO8ト;tyレジスタウェル構造
が同じ寸法ならばラッ讐アブ耐性を1桁上ける効果があ
るが、ウェル分離に多くの面積全必要とするため、高密
度のCMO8集積回路装置を実現できないという問題点
がある。
本発明の目的は、上記欠点を除去し、高集積化された半
導体集積回路装置及びその製造方法e!供することにあ
る。
導体集積回路装置及びその製造方法e!供することにあ
る。
第1の発明の半導体集積回路装置は、半導体基板上の選
択エピタキシャル層に縦方向に順次形成されたソース領
域とバックゲート領域及びドレイン領域と、前記エピタ
キシャル層の一方の側面にゲート絶縁膜を介して形成さ
れたゲート電極と、前記エピタキシャル層の他方の側面
に形成され前記バックゲート領域及びドレイン領域に接
続するパックゲート電極と金含んで構成される。
択エピタキシャル層に縦方向に順次形成されたソース領
域とバックゲート領域及びドレイン領域と、前記エピタ
キシャル層の一方の側面にゲート絶縁膜を介して形成さ
れたゲート電極と、前記エピタキシャル層の他方の側面
に形成され前記バックゲート領域及びドレイン領域に接
続するパックゲート電極と金含んで構成される。
また第2の発明の半導体集積回路装置の製造方法は、第
1導電型シリコン基板上に設けられたシリコン酸化膜中
に溝を形成する工程と、選択エピタキシャル法により前
記溝中に第2導電型シリコン層を形成すると同時にこの
シリコン層の下部に第1の第1導電型層を形成する工程
と、イオン注入法により前記シリコン層の上部に第2の
第1導′IIL型層を形成し第1及び第2の第1導電型
層間をシリコン層の両側面に溝を形成する工程と、前記
シリコン層の一方の側面にゲート酸化膜を形成したのち
、前記第1及び第2の第1導電型層間の前記ゲート酸化
膜上に多結晶シリコンからなるゲート電極を形成する工
程と、前記シリコン層の他の側面に前記第1の第1導電
型層と前記バックゲート領域とに接続するパックゲート
電極を形成する工程とを含んで構成される。
1導電型シリコン基板上に設けられたシリコン酸化膜中
に溝を形成する工程と、選択エピタキシャル法により前
記溝中に第2導電型シリコン層を形成すると同時にこの
シリコン層の下部に第1の第1導電型層を形成する工程
と、イオン注入法により前記シリコン層の上部に第2の
第1導′IIL型層を形成し第1及び第2の第1導電型
層間をシリコン層の両側面に溝を形成する工程と、前記
シリコン層の一方の側面にゲート酸化膜を形成したのち
、前記第1及び第2の第1導電型層間の前記ゲート酸化
膜上に多結晶シリコンからなるゲート電極を形成する工
程と、前記シリコン層の他の側面に前記第1の第1導電
型層と前記バックゲート領域とに接続するパックゲート
電極を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a) 、 (b)及び(d)〜[有])は本発
明の第1の実施例を説明するための工程順に示した半導
体チップの断面図、第1図(C)及び(1)は第1図(
b)及び仮)の平面図である。
明の第1の実施例を説明するための工程順に示した半導
体チップの断面図、第1図(C)及び(1)は第1図(
b)及び仮)の平面図である。
まず第1図(a)に示すように、比抵抗が0.020・
鋸の炉型Si基板10表面に高圧酸化によp厚さ2.0
μmの5i02膜2を形成し、更に厚さ1.0μmのポ
リシリコン層3.厚さ0.2μmのS i02膜4及び
厚さ1.0μmの窒化シリコン(SiN)liSを順次
形成する。次でSiN膜5,8i04膜4及びポリシリ
コン膜3を同一のマスクを用いてエツチングし溝を形成
する。
鋸の炉型Si基板10表面に高圧酸化によp厚さ2.0
μmの5i02膜2を形成し、更に厚さ1.0μmのポ
リシリコン層3.厚さ0.2μmのS i02膜4及び
厚さ1.0μmの窒化シリコン(SiN)liSを順次
形成する。次でSiN膜5,8i04膜4及びポリシリ
コン膜3を同一のマスクを用いてエツチングし溝を形成
する。
次に第1図(b)に示すようにポリシリコン膜3の側面
を酸化したのち全面に厚さ1.0pm(DSiN膜6を
形成したのち、第1図(C)に示すホトレジスト7をマ
スクとしてSiN1%を垂直エツチングして溝9人を形
成しSiO!膜2の表面を露出すると共にサイドウオー
ル8を形成する。
を酸化したのち全面に厚さ1.0pm(DSiN膜6を
形成したのち、第1図(C)に示すホトレジスト7をマ
スクとしてSiN1%を垂直エツチングして溝9人を形
成しSiO!膜2の表面を露出すると共にサイドウオー
ル8を形成する。
続いて第1図(d)に示す様に同じフォトレジストアを
マスクとし810B膜2を垂直エツチングして溝9B′
t−形成する。
マスクとし810B膜2を垂直エツチングして溝9B′
t−形成する。
次に第1図(e)に示すように、露出した8iN膜5を
除去したのち、フォトレジスト7を除去する。
除去したのち、フォトレジスト7を除去する。
次で溝9Bの部分に選択的に、比抵抗数Ω・信のP型エ
ピタキシャル層10′Jt形成する。この時同時KPW
エピタキシャル層10の底面部には、す型Si基板1か
らのオートドーピングによりt型層10Aか形成される
。
ピタキシャル層10′Jt形成する。この時同時KPW
エピタキシャル層10の底面部には、す型Si基板1か
らのオートドーピングによりt型層10Aか形成される
。
次に第1図(f)に示すように、ヒ素をイオン注入して
P型エピタキシャル層10の表面に深さ0.5μm程度
のN+型層10Bを形成する。次でポリシリコン層3t
マスクとして5i02膜2を垂直エツチングし、P型エ
ピタキシャル層10の側面に溝11を形成したのち未除
去のSiN膜5を全て除去する。
P型エピタキシャル層10の表面に深さ0.5μm程度
のN+型層10Bを形成する。次でポリシリコン層3t
マスクとして5i02膜2を垂直エツチングし、P型エ
ピタキシャル層10の側面に溝11を形成したのち未除
去のSiN膜5を全て除去する。
次に第1図(g)K示テように、P型エピタキシャル側
面に将来ゲート絶縁膜となる厚さ300Aの5i02膜
12を酸化により形成したのち、全面にホトレジスト7
Aを塗布する。続いて垂直エツチングにより溝11以外
のホトレジス)7Aとポリシリコン層3表面に形成され
た5i02膜4Aを除去する。
面に将来ゲート絶縁膜となる厚さ300Aの5i02膜
12を酸化により形成したのち、全面にホトレジスト7
Aを塗布する。続いて垂直エツチングにより溝11以外
のホトレジス)7Aとポリシリコン層3表面に形成され
た5i02膜4Aを除去する。
次に第1図(h)に示すように、側面のSiO2膜4A
とポリシリコン膜3をエツチングしたのち、溝11中の
ホトレジス)7Ai除去する。次で全面にN+型ポリシ
リコン層13を形成する。
とポリシリコン膜3をエツチングしたのち、溝11中の
ホトレジス)7Ai除去する。次で全面にN+型ポリシ
リコン層13を形成する。
次に第1図(i)に示すように、N+型ポリシリコン層
13を垂直エツチングし、溝ll中のみにM′型ポリシ
リコン層13A、13Bを残したのち、その表面を酸化
する。
13を垂直エツチングし、溝ll中のみにM′型ポリシ
リコン層13A、13Bを残したのち、その表面を酸化
する。
次に第1図(j)に示すように、フォトリングラフィ工
程を経て、図の左側のポリシリコン層13Aとエピタキ
シャル層側面の8i02膜12を除去する。次で、溝の
中程の深さまでWSi!層14全14、アニールしてシ
リサイド化反応させる。
程を経て、図の左側のポリシリコン層13Aとエピタキ
シャル層側面の8i02膜12を除去する。次で、溝の
中程の深さまでWSi!層14全14、アニールしてシ
リサイド化反応させる。
次に第1図(k>に示すように、溝の上部側面を酸化し
、更に溝の残りをCVD法による8102膜15で埋め
る。本図に於いて、星型Si基板層1から拡散した底部
のN+型層10BはMO8F’ETのソースをなし、P
型エビタキンヤル層10はバックケート、N+型層+O
Aはドレイン、SiO2層12はケート絶縁膜、N+型
ポリシリコン層13Bはゲート電極、W8i18A4は
バックゲート電極全なし、全体でNチャンネルMO8F
ETが構成される。
、更に溝の残りをCVD法による8102膜15で埋め
る。本図に於いて、星型Si基板層1から拡散した底部
のN+型層10BはMO8F’ETのソースをなし、P
型エビタキンヤル層10はバックケート、N+型層+O
Aはドレイン、SiO2層12はケート絶縁膜、N+型
ポリシリコン層13Bはゲート電極、W8i18A4は
バックゲート電極全なし、全体でNチャンネルMO8F
ETが構成される。
あとは、通常の方法で、各ドレイン、ソース、ゲートに
金属配線を接続することによシ第1の実施例の半導体集
積回路装置が完成する。
金属配線を接続することによシ第1の実施例の半導体集
積回路装置が完成する。
この第1の実施例は、第1図(ハに示すように、ソース
、バックゲート、ドレインを収容する選択的に形成され
たP型エピタキシャル層10に対して、N+型ポリシリ
コン層13Bのゲート電極と、Wait層14のバック
ゲート[極とが自己整合的に同じ幅Wyを以って配置さ
れる。又垂直方向の幅についてみると、ゲート電極とバ
ックゲー)!極の幅Wxは8iN膜からなるサイドウオ
ール8の厚みで規定されている。
、バックゲート、ドレインを収容する選択的に形成され
たP型エピタキシャル層10に対して、N+型ポリシリ
コン層13Bのゲート電極と、Wait層14のバック
ゲート[極とが自己整合的に同じ幅Wyを以って配置さ
れる。又垂直方向の幅についてみると、ゲート電極とバ
ックゲー)!極の幅Wxは8iN膜からなるサイドウオ
ール8の厚みで規定されている。
このように平面上の配置・寸法が自己整合的に決められ
るため、フォ) IJングラフィ工程に於ける位置合わ
せずれを考慮したマージンを設計に採りいnる必要がな
いので、素子の高密度化に威力を発揮する。
るため、フォ) IJングラフィ工程に於ける位置合わ
せずれを考慮したマージンを設計に採りいnる必要がな
いので、素子の高密度化に威力を発揮する。
第2図(b) 、 (d) 、 (e)は本発明の第2
の実施例を説明するだめの工程順に示した半導体チップ
の断面図、第2図(a)及び(C)は第2図(b)及び
(d)の平面図であり、本発明をCMO8FETに適用
した場合全庁している。
の実施例を説明するだめの工程順に示した半導体チップ
の断面図、第2図(a)及び(C)は第2図(b)及び
(d)の平面図であり、本発明をCMO8FETに適用
した場合全庁している。
まず第2図(a) 、 (b)に示すように、P型St
基板101の所望の領域に深さ2.0μmのt型ドープ
層102を形成した後、第1の実施例の場合と同様[5
iOz膜1o3.ポリシリコン層104゜StO,膜1
05 、S iN膜106を成膜し、バタン形成した後
、SiN膜107金成膜してフォトレジスト108をマ
スクとして8iN膜7を垂直エツチングしてサイドウオ
ール109を形成し、しかる後8 i0z膜103を垂
直エツチングし溝110を穿つ。
基板101の所望の領域に深さ2.0μmのt型ドープ
層102を形成した後、第1の実施例の場合と同様[5
iOz膜1o3.ポリシリコン層104゜StO,膜1
05 、S iN膜106を成膜し、バタン形成した後
、SiN膜107金成膜してフォトレジスト108をマ
スクとして8iN膜7を垂直エツチングしてサイドウオ
ール109を形成し、しかる後8 i0z膜103を垂
直エツチングし溝110を穿つ。
次に第2図(C) 、 (d)に示すように、サイドウ
オール109を除去してから、フォトレジ、’、)10
8を除去した後、フォトリングラフィ工程を経て溝11
00間のSiN膜107を除去し、しかる後ノンドープ
のエピタキシャル層111.112を選択成長し、11
1にはリンを、112にはボロンを、高エネルギーイオ
ン注入によりドープしてそれぞれ数Ω・濡のN型、P型
となし、しかる後エピタキシャル層111には高濃度ボ
ロンを、またエピタキシャル層112には高は度ヒ素を
ドープし、更に第1の実施例と同様に、SiN膜で覆わ
れていない部分の5iC)2103膜を垂直エツチング
して溝を形成し、未除去のSiN膜106゜107を除
去した後、ゲート絶縁膜113を形成し、ポリシリコン
層104を除去した後、溝を炉型ホリシリコン114で
埋め、表面を酸化する。
オール109を除去してから、フォトレジ、’、)10
8を除去した後、フォトリングラフィ工程を経て溝11
00間のSiN膜107を除去し、しかる後ノンドープ
のエピタキシャル層111.112を選択成長し、11
1にはリンを、112にはボロンを、高エネルギーイオ
ン注入によりドープしてそれぞれ数Ω・濡のN型、P型
となし、しかる後エピタキシャル層111には高濃度ボ
ロンを、またエピタキシャル層112には高は度ヒ素を
ドープし、更に第1の実施例と同様に、SiN膜で覆わ
れていない部分の5iC)2103膜を垂直エツチング
して溝を形成し、未除去のSiN膜106゜107を除
去した後、ゲート絶縁膜113を形成し、ポリシリコン
層104を除去した後、溝を炉型ホリシリコン114で
埋め、表面を酸化する。
次に第2図(e)に示すように、第1の実施例と同様に
両サイドのN型ポリシリコン層114i、フォトリング
ラフィ工程を経て除去し、WSi2により埋めてパック
ゲートの電極115を形成する。
両サイドのN型ポリシリコン層114i、フォトリング
ラフィ工程を経て除去し、WSi2により埋めてパック
ゲートの電極115を形成する。
第2図(e)に於いてN型ポリシリコン114は共通ゲ
ート電極をなし、左側がPチャンネルMO8FET、右
側がNチャンネルMO8FETをなし、全体でCMO8
B”ETを構成している。
ート電極をなし、左側がPチャンネルMO8FET、右
側がNチャンネルMO8FETをなし、全体でCMO8
B”ETを構成している。
このようにして形成された第2の実施例においても、第
1の実施例と同様に、ゲート電極及びバックゲート電極
115は自己整合的に決められるため、素子の高密度化
が可能となる。特にエピタキシャル層ペアの間に共通の
ゲート電極を形成することによシ、CMo 8 F E
Tの面積を更に低減できる効果がある。また、CM
OS F E T f S i基板の炉型およびP+型
領域にまたがって形成することによシ、低濃度のウェル
領域を必要としないため、ラッチアブ耐性が格段に強化
されるが、そのためCMO8分離領域の面積が低減され
、以って高密度CMO8集積回路を実現できる。
1の実施例と同様に、ゲート電極及びバックゲート電極
115は自己整合的に決められるため、素子の高密度化
が可能となる。特にエピタキシャル層ペアの間に共通の
ゲート電極を形成することによシ、CMo 8 F E
Tの面積を更に低減できる効果がある。また、CM
OS F E T f S i基板の炉型およびP+型
領域にまたがって形成することによシ、低濃度のウェル
領域を必要としないため、ラッチアブ耐性が格段に強化
されるが、そのためCMO8分離領域の面積が低減され
、以って高密度CMO8集積回路を実現できる。
以上説明したように本発明は、エピタキシャル層に、下
から順次ソース領域、バックゲーHA域−ト電極をそし
てエピタキシャル層の他方の側面にバックゲート領域及
びドレイン領域に接続するバックゲート電極を形成する
ことによpMO8FETの所要面積を大きく低減でき、
集積回路装置を高密度化にできる効果がある。
から順次ソース領域、バックゲーHA域−ト電極をそし
てエピタキシャル層の他方の側面にバックゲート領域及
びドレイン領域に接続するバックゲート電極を形成する
ことによpMO8FETの所要面積を大きく低減でき、
集積回路装置を高密度化にできる効果がある。
第1図(a)、[有])及び(d)〜(k)は本発明の
第1の実施例を説明するための工程順に示した半導体チ
ップの断面図、第1図(C)及び(1)は第1図(b)
及び(k)の平面図、第2図(b) 、 (d) l
(e)は本発明の第2の実施例を説明するための工程順
に示した半導体チップの断面図、第2図(a)及び(C
)は第2図(b)及び(d)の平面図である。 1・・・・・・炉型Si基板、2・・・・・・SiO□
膜、3・・・・・・ポリシリコン層、4・・・・・・8
i02膜、5,6・・・・・・SiN膜、7・・・・・
・フォトレジスト、8・・・・・・サイドウオール、9
A、9B・・・・・・溝、1o・・・・・・エピタキシ
ャル層、IOA、101:l・・・・・・N+型層、1
1・・・・・・溝、12・・・・・・8 io、膜、1
3・・・・・・N+型ポリシリコン層、14・・・・・
・WSix層、15・・・・・・5i02膜、101・
・・・・・P+型Si基板、102・・・・・・N+型
ドープ層、103・・・・・・5izz膜、104・・
・・・・ポリシリコン層、1o5= 8 i02膜、1
06 、107−8 iN膜、108・・・・・・フォ
トレジスト、1o9・川・・サイドウオール、110・
・・・・・溝、111,112・・・・・・エピタキシ
ャル層、113°゛゛°°ゲート絶縁膜、114・・・
・・・N型ポリシリコン、115・・・・・・バックゲ
ート電極。 代理人 弁理士 内 原 晋 冬、辛 / 図 7 し4fトLシ゛スL 井 l 図 1θエヒ′ダヤシイル骨 $ l 畏] 125it)?欣 $ I 閃 $ 1 図 乗 /I¥I $ 2 閏 $ 2 図
第1の実施例を説明するための工程順に示した半導体チ
ップの断面図、第1図(C)及び(1)は第1図(b)
及び(k)の平面図、第2図(b) 、 (d) l
(e)は本発明の第2の実施例を説明するための工程順
に示した半導体チップの断面図、第2図(a)及び(C
)は第2図(b)及び(d)の平面図である。 1・・・・・・炉型Si基板、2・・・・・・SiO□
膜、3・・・・・・ポリシリコン層、4・・・・・・8
i02膜、5,6・・・・・・SiN膜、7・・・・・
・フォトレジスト、8・・・・・・サイドウオール、9
A、9B・・・・・・溝、1o・・・・・・エピタキシ
ャル層、IOA、101:l・・・・・・N+型層、1
1・・・・・・溝、12・・・・・・8 io、膜、1
3・・・・・・N+型ポリシリコン層、14・・・・・
・WSix層、15・・・・・・5i02膜、101・
・・・・・P+型Si基板、102・・・・・・N+型
ドープ層、103・・・・・・5izz膜、104・・
・・・・ポリシリコン層、1o5= 8 i02膜、1
06 、107−8 iN膜、108・・・・・・フォ
トレジスト、1o9・川・・サイドウオール、110・
・・・・・溝、111,112・・・・・・エピタキシ
ャル層、113°゛゛°°ゲート絶縁膜、114・・・
・・・N型ポリシリコン、115・・・・・・バックゲ
ート電極。 代理人 弁理士 内 原 晋 冬、辛 / 図 7 し4fトLシ゛スL 井 l 図 1θエヒ′ダヤシイル骨 $ l 畏] 125it)?欣 $ I 閃 $ 1 図 乗 /I¥I $ 2 閏 $ 2 図
Claims (3)
- (1)半導体基板上の選択エピタキシャル層に縦方向に
順次形成されたソース領域とバックゲート領域及びドレ
イン領域と、前記エピタキシャル層の一方の側面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記エピタ
キシャル層の他方の側面に形成され前記バックゲート領
域及びドレイン領域に接続するバックゲート電極とを含
むことを特徴とする半導体集積回路装置。 - (2)NチャンネルトランジスタとPチャンネルトラン
ジスタのゲート電極を単一のゲート電極で構成した特許
請求の範囲第(1)項記載の半導体集積回路装置。 - (3)第1導電型シリコン基板上に設けられたシリコン
酸化膜中に溝を形成する工程と、選択エピタキシャル法
により前記溝中に第2導電型シリコン層を形成すると同
時に該シリコン層の下部に第1の第1導電型層を形成す
る工程と、イオン注入法により前記シリコン層の上部に
第2の第1導電型層を形成し、第1及び第2の第1導電
型層間をバックゲート領域とする工程と、異方性エッチ
ング法により前記シリコン酸化膜をエッチングし前記シ
リコン層の両側面に溝を形成する工程と、前記シリコン
層の一方の側面にゲート酸化膜を形成したのち、前記第
1及び第2の第1導電型層間の前記ゲート酸化膜上に多
結晶シリコンからなるゲート電極を形成する工程と、前
記シリコン層の他の側面に前記第1の第1導電型層と前
記バックゲート領域とに接続するバックゲート電極を形
成する工程とを含むことを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62049115A JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63213969A true JPS63213969A (ja) | 1988-09-06 |
JPH0738445B2 JPH0738445B2 (ja) | 1995-04-26 |
Family
ID=12822066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62049115A Expired - Lifetime JPH0738445B2 (ja) | 1987-03-03 | 1987-03-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0738445B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55146976A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Insulating gate field effect transistor |
JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
-
1987
- 1987-03-03 JP JP62049115A patent/JPH0738445B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55146976A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Insulating gate field effect transistor |
JPS59138367A (ja) * | 1983-01-28 | 1984-08-08 | Sony Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
JP2004207706A (ja) * | 2002-12-10 | 2004-07-22 | Fuji Electric Device Technology Co Ltd | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0738445B2 (ja) | 1995-04-26 |
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