JPS58116777A - Mesfet半導体装置の製造方法 - Google Patents
Mesfet半導体装置の製造方法Info
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- JPS58116777A JPS58116777A JP57235163A JP23516382A JPS58116777A JP S58116777 A JPS58116777 A JP S58116777A JP 57235163 A JP57235163 A JP 57235163A JP 23516382 A JP23516382 A JP 23516382A JP S58116777 A JPS58116777 A JP S58116777A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の背景となる技術
本発明は、半導体装置の製造方法に関し、さらに詳しく
は、■8FETを製造する方法に関する。
は、■8FETを製造する方法に関する。
集積回路の設計の歴史は、回路密度の増加をめざす傾向
によって特徴づけられてきた。様々な技術が開発されこ
の傾向を激化してきた。例えば、長い間、TTL ()
ランシスタートランジスタ論理)はデジタル装置におけ
る標準的論理であったが、速度と消費電力の槓及び集積
密度においても優れており、装置の製造が容易である為
、あらゆる分野でN−チャンネルMO8論理にとって代
わられるようになってきた。ME8FETはN−MO8
技術の持ついくつかの欠点を除き、多数の長所がっけ加
えられた装置である。その応用は主としてメモリやマイ
クロプロセッサのように、かってはTTLのトランジス
タであったデジタル論理に対するものである。
によって特徴づけられてきた。様々な技術が開発されこ
の傾向を激化してきた。例えば、長い間、TTL ()
ランシスタートランジスタ論理)はデジタル装置におけ
る標準的論理であったが、速度と消費電力の槓及び集積
密度においても優れており、装置の製造が容易である為
、あらゆる分野でN−チャンネルMO8論理にとって代
わられるようになってきた。ME8FETはN−MO8
技術の持ついくつかの欠点を除き、多数の長所がっけ加
えられた装置である。その応用は主としてメモリやマイ
クロプロセッサのように、かってはTTLのトランジス
タであったデジタル論理に対するものである。
N−チャンネルMO8の持つ問題点の1つとしては、装
置のサイズを小さくする時、これに従ってビート酸化物
層の厚みも薄くしなくてはならない事である。薄くする
ことによって「ピンホール」欠陥を作らずに薄いシリコ
ン酸化層を形成することが非常に困難である為問題が起
こるつ//”−)酸化物層に「ピンホール」があるとデ
ートとチャンネルの間に短絡を発生させ故に装置の欠陥
にもつながる。典形的なN−チャンネルMO8メモリ又
はマイクロプロセッサ上には刺子というデート酸化物領
域が存在しうる為、この問題は非常に重大である。
置のサイズを小さくする時、これに従ってビート酸化物
層の厚みも薄くしなくてはならない事である。薄くする
ことによって「ピンホール」欠陥を作らずに薄いシリコ
ン酸化層を形成することが非常に困難である為問題が起
こるつ//”−)酸化物層に「ピンホール」があるとデ
ートとチャンネルの間に短絡を発生させ故に装置の欠陥
にもつながる。典形的なN−チャンネルMO8メモリ又
はマイクロプロセッサ上には刺子というデート酸化物領
域が存在しうる為、この問題は非常に重大である。
米国特許第4,202,033号において、ダーレイー
その他はN−チャンネルMO8集積回路に関する多数の
問題を解決した匹8FET装置を開示している。
その他はN−チャンネルMO8集積回路に関する多数の
問題を解決した匹8FET装置を開示している。
しかしながらバッキング密度を上げようとする傾向が続
くにつれて、前述の特許に開示された装置は将来的な設
計上のニーズとはあわなくなるであろう。チツゾサイy
eK制限を加えているアライメント精度の許容範囲は装
置の設計の実現を可能ならしめるものでなくてはならな
いが、ソースからPレインに対する直列抵抗が増加する
ことによって反対に装置の性能にも影響を及ぼしてしま
う。
くにつれて、前述の特許に開示された装置は将来的な設
計上のニーズとはあわなくなるであろう。チツゾサイy
eK制限を加えているアライメント精度の許容範囲は装
置の設計の実現を可能ならしめるものでなくてはならな
いが、ソースからPレインに対する直列抵抗が増加する
ことによって反対に装置の性能にも影響を及ぼしてしま
う。
本発明の主たる目的は、高集積デジタル論理回路の設計
に関し有効な■8FETを製造する改良された方法を提
供することである。本発明の第2の目的はソースからド
レインに対する直列抵抗が低く、更に小型化されたMB
88FHT装置を提供することである。
に関し有効な■8FETを製造する改良された方法を提
供することである。本発明の第2の目的はソースからド
レインに対する直列抵抗が低く、更に小型化されたMB
88FHT装置を提供することである。
本発明の概要
本発明に従うと、自己整合デートを有するMg8FET
装置を製造する方法が提供される。この方法は個々には
半導体装置の製造としては公知である一連の工程段階を
組合わせて、直列するチャンネル抵抗を低減させて改良
された装置を作り出すものである。この方法で作られた
装置は非常に小型でもある。故に各々の装置の完全な絶
縁を確実にする為に適当なフィールド領域を確保しても
なお、バッキング密度を上げることが可能となる。
装置を製造する方法が提供される。この方法は個々には
半導体装置の製造としては公知である一連の工程段階を
組合わせて、直列するチャンネル抵抗を低減させて改良
された装置を作り出すものである。この方法で作られた
装置は非常に小型でもある。故に各々の装置の完全な絶
縁を確実にする為に適当なフィールド領域を確保しても
なお、バッキング密度を上げることが可能となる。
この方法の主旨は、P型半導体基板上にN型層を形成す
ることから出発する。次に、絶縁層がデポジットされ更
に乗置方向のエッチが行われr−ト領域が規定される。
ることから出発する。次に、絶縁層がデポジットされ更
に乗置方向のエッチが行われr−ト領域が規定される。
デート領域の上をおおうダイエレクトリックの垂直な壁
は非常に重要な意味を持つ。垂直方向のエッチを行った
後で第2の絶縁層がデポジットされる。この層の厚みが
後で説明するテートからソース/げレインへの間隔を決
定することになる。再度垂直に蝕刻されるエッチが行わ
れて第2の絶縁層がとり除かれ第1の絶縁体もエッチさ
れシリコン基板の表面まで至る。シリコンの表面上に残
った構造は第2の絶縁材料の壁に囲まれた第1の絶縁層
だけとなる。第2の絶縁材料に対する垂直方向のエッチ
を行う前の第1絶縁材料の垂直にのびる側面に付近にお
ける第2の絶縁材料の実効的厚みの為、第2の絶縁材料
の壁が残る。壁は第2の絶縁層の厚みと同じ高さを持つ
。ここで第1の絶縁層はとり除かれる。残っている壁は
、第2の絶縁層の残部であってそれがデポジットされた
時の絶縁層の厚みと同じ幅を持っている。この時点でソ
ース及びドレイン領域が形成される。シリコンとケイ化
合物を作る金属層がデポジットされ、この構造に焼成処
理が行われて低抵抗のケイ化物が作り出される。反応を
起こさなかった金属層はとり除かれ相互接続を形成し装
置が完成する。
は非常に重要な意味を持つ。垂直方向のエッチを行った
後で第2の絶縁層がデポジットされる。この層の厚みが
後で説明するテートからソース/げレインへの間隔を決
定することになる。再度垂直に蝕刻されるエッチが行わ
れて第2の絶縁層がとり除かれ第1の絶縁体もエッチさ
れシリコン基板の表面まで至る。シリコンの表面上に残
った構造は第2の絶縁材料の壁に囲まれた第1の絶縁層
だけとなる。第2の絶縁材料に対する垂直方向のエッチ
を行う前の第1絶縁材料の垂直にのびる側面に付近にお
ける第2の絶縁材料の実効的厚みの為、第2の絶縁材料
の壁が残る。壁は第2の絶縁層の厚みと同じ高さを持つ
。ここで第1の絶縁層はとり除かれる。残っている壁は
、第2の絶縁層の残部であってそれがデポジットされた
時の絶縁層の厚みと同じ幅を持っている。この時点でソ
ース及びドレイン領域が形成される。シリコンとケイ化
合物を作る金属層がデポジットされ、この構造に焼成処
理が行われて低抵抗のケイ化物が作り出される。反応を
起こさなかった金属層はとり除かれ相互接続を形成し装
置が完成する。
実施例の詳細な説明
以下添付図面を参照して実施例を用いて本発明の詳細な
説明する。
説明する。
第1a図を参照すると例えば低濃度P型シリコンのよう
な半導体材料の基板10が図示されている。次に基板に
は、例えばヒ素のようなドープ材が100OAから25
0OAの深さまで注入される。できあがったN型層11
は後でここに形成されるME8FE’l’のチャンネル
を形成する。次に例えば窒化シリコン(81sN4)
12のような絶縁層がデポジットされる。デートを作り
たい位置をマスクでおおって構造に垂直方向のエッチを
行う。これによってデート領域の上に81sN、領域1
2が形成され、構造はここでは第1a図で示す通りにな
る。次に、酸化シリコンのような第2の絶縁層13が表
面全体をおおってデポジットされる。第1b図で示す様
に酸化物層13の厚みが最終的に?−)とソース及びデ
ートとドレインの間隔を決定する。構造はここでもう1
度垂直方向のエッチが行われる。構造はこの時点で第1
C図に示す通りとなり、Si、N、領域12は酸化シリ
コンの曖14を有している。次の工程は515N412
の除去である。とり除いた後でソース及びドレインの注
入が行われ、構造は@1d図で示す様になる。N型高不
純物濃度のソース及びPレイン領域15が適切な位置に
形成され酸化物の壁14に′よってデート領域は規定さ
れソース/ドレイン領域と整合される。次の工程は構造
の上をおおって、プラチナ層をデポジットし焼成処理を
行う事である。プラチナは好ましい金属であるが、ケイ
化合物及びショットキーバリアを形成する金属であれば
何でも使用できる。焼成工程の後でプラチナはシリコン
基板と反応しプラチナケイ化合物を形成する。
な半導体材料の基板10が図示されている。次に基板に
は、例えばヒ素のようなドープ材が100OAから25
0OAの深さまで注入される。できあがったN型層11
は後でここに形成されるME8FE’l’のチャンネル
を形成する。次に例えば窒化シリコン(81sN4)
12のような絶縁層がデポジットされる。デートを作り
たい位置をマスクでおおって構造に垂直方向のエッチを
行う。これによってデート領域の上に81sN、領域1
2が形成され、構造はここでは第1a図で示す通りにな
る。次に、酸化シリコンのような第2の絶縁層13が表
面全体をおおってデポジットされる。第1b図で示す様
に酸化物層13の厚みが最終的に?−)とソース及びデ
ートとドレインの間隔を決定する。構造はここでもう1
度垂直方向のエッチが行われる。構造はこの時点で第1
C図に示す通りとなり、Si、N、領域12は酸化シリ
コンの曖14を有している。次の工程は515N412
の除去である。とり除いた後でソース及びドレインの注
入が行われ、構造は@1d図で示す様になる。N型高不
純物濃度のソース及びPレイン領域15が適切な位置に
形成され酸化物の壁14に′よってデート領域は規定さ
れソース/ドレイン領域と整合される。次の工程は構造
の上をおおって、プラチナ層をデポジットし焼成処理を
行う事である。プラチナは好ましい金属であるが、ケイ
化合物及びショットキーバリアを形成する金属であれば
何でも使用できる。焼成工程の後でプラチナはシリコン
基板と反応しプラチナケイ化合物を形成する。
プラチナがおおっている所の酸化シリコンは、反応が起
こらず例えば王水などを使用してプラチナは化学的にと
り除かれる。プラチナケイ化合物16は、ソースと?レ
イン領域15に対しオーミックコンタクトを形成し、M
ESFET K対するショットキーデートを形成する。
こらず例えば王水などを使用してプラチナは化学的にと
り除かれる。プラチナケイ化合物16は、ソースと?レ
イン領域15に対しオーミックコンタクトを形成し、M
ESFET K対するショットキーデートを形成する。
(第1e図)相互接続の為の金属層が加えられて装置が
完成する。
完成する。
第2の選択しうる好ましい実施例における自己整合デー
トME8FETが第2a図から@2f図の一連の工程図
に示されている。まず第2の図をみると、例えばシリコ
ンのような低不純物濃度P型半導体の基板20が図示さ
れているうこの基板には、100から60OAの厚みの
酸化シリコン層21が成長させられる。次に1000か
ら500 DAの厚みのポリシリコン層22がデポジッ
トされる。
トME8FETが第2a図から@2f図の一連の工程図
に示されている。まず第2の図をみると、例えばシリコ
ンのような低不純物濃度P型半導体の基板20が図示さ
れているうこの基板には、100から60OAの厚みの
酸化シリコン層21が成長させられる。次に1000か
ら500 DAの厚みのポリシリコン層22がデポジッ
トされる。
窒化シリコンのような第2の絶縁層23が200から1
50OAの厚みでデポジットされる。でき上った構造は
さらにr−)パターンでマスクされ垂直方向の(又は異
方性の)エッチ処理にかけられる。処理後の構造はここ
では第2b図に示される通りである。次の工程は低温ス
チーム酸化工程である。ポリシリコン層は好ましくは、
高レベルにr−ゾされたものであるので、(950’C
JM下の)低温酸化処理における酸化レートは低レベル
にドープされた単結晶シリコンの酸化レートよりも高い
ものとなる。この場合シリコン基板上に成長させられた
500人の酸化層に対しポリシリコン上の側壁酸化物は
、1000から200OAとなる。いかなる場合におい
ても、基板をおおって成長させた酸化物層24は、ポリ
シリコン層22の下の酸化物層21とほぼ同じ厚さでな
くてはならない。高レベルにドープされたポリシリコン
層の酸化レートの方がより高い事によって、垂直な側面
に形成される酸化物層は基板上の酸化物層と比較すると
極めて厚くなる。酸化工程の後、酸化物層を通して注入
が行われ基板内にN ソース及びドレイン領域25を形
成する。この時点の構造は、第2C図によって概略が示
される。
50OAの厚みでデポジットされる。でき上った構造は
さらにr−)パターンでマスクされ垂直方向の(又は異
方性の)エッチ処理にかけられる。処理後の構造はここ
では第2b図に示される通りである。次の工程は低温ス
チーム酸化工程である。ポリシリコン層は好ましくは、
高レベルにr−ゾされたものであるので、(950’C
JM下の)低温酸化処理における酸化レートは低レベル
にドープされた単結晶シリコンの酸化レートよりも高い
ものとなる。この場合シリコン基板上に成長させられた
500人の酸化層に対しポリシリコン上の側壁酸化物は
、1000から200OAとなる。いかなる場合におい
ても、基板をおおって成長させた酸化物層24は、ポリ
シリコン層22の下の酸化物層21とほぼ同じ厚さでな
くてはならない。高レベルにドープされたポリシリコン
層の酸化レートの方がより高い事によって、垂直な側面
に形成される酸化物層は基板上の酸化物層と比較すると
極めて厚くなる。酸化工程の後、酸化物層を通して注入
が行われ基板内にN ソース及びドレイン領域25を形
成する。この時点の構造は、第2C図によって概略が示
される。
ここで窒化シリコン23は、例えば熱リン酸を用いて選
択的にエッチされる。矢にポリシリコンが行えばCCL
、 、HCl 、 N、のプラズマ又はエチレンジアミ
ンを用いて選択的にエッチされ除かれる。
択的にエッチされる。矢にポリシリコンが行えばCCL
、 、HCl 、 N、のプラズマ又はエチレンジアミ
ンを用いて選択的にエッチされ除かれる。
その為構造は第2d図に示すものと同様になる。
矢の段階は2つの方法のうちいずれか1つによって実行
される。第1の方法では、高濃度の不純物のイオン注入
を行い平な表面24上の酸化物層に損傷を与える。この
ことKよって、直立する壁26の酸化物層てに損傷を与
えることはなく上の方の部分のみ損傷される。次に損傷
を受けた酸化物層(対し優先的に反応するエッチ材料が
使用される。第2の方法では、シリコン上の酸化物層に
対し高い選択性を持つプラズマ異方性エッチ工程を使用
することができる。この工程による垂直方向のエッチレ
ートは、水平方向のエッチレートよりかなり高い。これ
らの工程のいずれかを使用し更にN型の不純物を注入す
ることによって装置の為のチャンネル2Bが形成される
。この構造は第26図で示す通りになる。ここでデート
とソース又はドレインとの間の間隔が非常に狭いことに
注意しなくてはならない。久の工程は、構造の表面上に
プラチナ層29をデポジットし、600°から700℃
で加熱処゛理を行い、プラチナ又はその他の金属がシリ
コン基板と接触する箇所にプラチナケイ化合物を形成す
る工程である。プラチナとシリコンの間の固体反応がプ
ラチナケイ化合物を作りだす。プラチナが酸化物と接触
する箇所では反応が起こらず例えば王水などのエッチ材
によってプラチナはとり除かれる。本質的部分が完成し
た構造は第2f図に示される通りである。相互接続が加
えられて、装置は完成する。
される。第1の方法では、高濃度の不純物のイオン注入
を行い平な表面24上の酸化物層に損傷を与える。この
ことKよって、直立する壁26の酸化物層てに損傷を与
えることはなく上の方の部分のみ損傷される。次に損傷
を受けた酸化物層(対し優先的に反応するエッチ材料が
使用される。第2の方法では、シリコン上の酸化物層に
対し高い選択性を持つプラズマ異方性エッチ工程を使用
することができる。この工程による垂直方向のエッチレ
ートは、水平方向のエッチレートよりかなり高い。これ
らの工程のいずれかを使用し更にN型の不純物を注入す
ることによって装置の為のチャンネル2Bが形成される
。この構造は第26図で示す通りになる。ここでデート
とソース又はドレインとの間の間隔が非常に狭いことに
注意しなくてはならない。久の工程は、構造の表面上に
プラチナ層29をデポジットし、600°から700℃
で加熱処゛理を行い、プラチナ又はその他の金属がシリ
コン基板と接触する箇所にプラチナケイ化合物を形成す
る工程である。プラチナとシリコンの間の固体反応がプ
ラチナケイ化合物を作りだす。プラチナが酸化物と接触
する箇所では反応が起こらず例えば王水などのエッチ材
によってプラチナはとり除かれる。本質的部分が完成し
た構造は第2f図に示される通りである。相互接続が加
えられて、装置は完成する。
このような西S FE’l’装置の製造方法の利点は多
数存在する。最も重大な利点は、(ソース及びドレイン
と)デートが完全に自己整合すること、デート及びソー
ス/ドレイン間の直列抵抗が低いこと及び適当なフィー
ルド領域を確保しながら構造を小型化できることである
。また、この装置は、ソースとドレイン間のシート抵抗
埴が低いのでこれによってソース又はドレイ/を相互接
続として使うことができるようになりソースとドレイン
におけるオーミックコンタクトの抵抗を低くすることが
できソースとドレインの為の電極領域を最大にとること
ができる。更に、選択的にポリシリコンを採用するとM
OSFETの作りたい所にポリシリコンエッチからデー
ト領域を守るマスクを単につけるだけで同一チップ上に
MOSFET及び■8F’ETの両方を同時に製造する
ことができる。このような方法は、7”−)、ソース、
ドレイン、金属化層及び電極に対する自己整合技術の主
旨に基づくものであるのでサブミクロン単位の配置区分
に関し特に好ましい理想的技術に接近するものであると
確信する。
数存在する。最も重大な利点は、(ソース及びドレイン
と)デートが完全に自己整合すること、デート及びソー
ス/ドレイン間の直列抵抗が低いこと及び適当なフィー
ルド領域を確保しながら構造を小型化できることである
。また、この装置は、ソースとドレイン間のシート抵抗
埴が低いのでこれによってソース又はドレイ/を相互接
続として使うことができるようになりソースとドレイン
におけるオーミックコンタクトの抵抗を低くすることが
できソースとドレインの為の電極領域を最大にとること
ができる。更に、選択的にポリシリコンを採用するとM
OSFETの作りたい所にポリシリコンエッチからデー
ト領域を守るマスクを単につけるだけで同一チップ上に
MOSFET及び■8F’ETの両方を同時に製造する
ことができる。このような方法は、7”−)、ソース、
ドレイン、金属化層及び電極に対する自己整合技術の主
旨に基づくものであるのでサブミクロン単位の配置区分
に関し特に好ましい理想的技術に接近するものであると
確信する。
[hのようにしてソース/ドレインの直列抵抗が低くさ
らに小型化したME8FET装置を製造することができ
た。このような改良された製造工程に従うことによって
LSIの製造という極めて現在的なニーズと合致した半
導体装置を製造することができ、自己整合技術を利用す
ることによって工程も簡単であることから将来の応用性
が大いに期待される製造方法を提供することができたと
alぎする。
らに小型化したME8FET装置を製造することができ
た。このような改良された製造工程に従うことによって
LSIの製造という極めて現在的なニーズと合致した半
導体装置を製造することができ、自己整合技術を利用す
ることによって工程も簡単であることから将来の応用性
が大いに期待される製造方法を提供することができたと
alぎする。
4、簡単な図面の説明
第1a図から第1e図は本発明の好ましい製造方法によ
ってME8FETを製造する工程における各構造を示す
一連の断面図である。
ってME8FETを製造する工程における各構造を示す
一連の断面図である。
第2a図から第2f図は、本発明の第2の選択としての
好ましい製造方法によってMg2 FETを製造する工
程における各構造を示す一連の断面図である。
好ましい製造方法によってMg2 FETを製造する工
程における各構造を示す一連の断面図である。
代理人 浅 村 皓
外4名
Ft’g、/e
3
Ft’グ、2σ
J
Ft’g、2b
F/’g、 2t”
Ft7,2d
Ft’g、2e
Ft’g、2/
アメリカ合衆国カリフォルニア
州すニーベイル・ベレビル・ウ
ェイ1538
Claims (1)
- 【特許請求の範囲】 +11 シリコン基板上に1111の導電型領域な形
成し;上記第1の導電型領域の上に第1の絶縁材料管デ
ポジットし上記MiC87gT装置のデート領域を規定
し上記絶縁材料V処理しほぼ垂直なI!を形成し;上記
基板上及び上記第1の絶縁材料上に第2の絶縁材料層を
デポジツFし; 異方性エッチを行い上記第1の絶縁材料領域の上記垂直
なIIK隣接するフィラメント部分t’!1て上記第2
の絶縁材料tとり除き; 第2の導tSVの不純物Y導入し高レベルにドープされ
たソース及びドレイン領域を作り;全体f−Mお5金属
層【デポジットし;構造Y加熱処理し、上記基板と接触
する上記金属を金属ケイ化物に変換させr−トンース及
びドレイン電極を形成し; 上記基板と接触せず、ケイ化物に蜜換されなかつだ上記
金属Yとり除く工SV有するソース/ドレイン領域と関
連してデートが自己整合されるME8FgT装置の製造
方法。 (2)上記I11の絶縁体が窒化シリコンであり、上記
第2の絶縁体が二酸化シリコンである特許請求の範囲@
1項の方法。 (3)上記金属はプラチナである特許請求の範囲第1項
の方法。 (4)P型導電型のシリコン基板上に酸化シリコ/層を
成長させ: 上記酸化シリコン層をおおって高レベルにドープされた
ポリン93フ層t−:Pポジットし:上記ポリシリコン
層tおおつて絶縁材料層Yデポジットし; 装置のr−)領域となる区域にマスクtつけ;異方性エ
ッチを行い上記デート領域?残して上記シリコン基板に
達するまで全ての材料をとり除き; 低温スチーム環境で構造を酸化しシリコン基板及びポリ
シリコンの露出された区域の上に酸化層?形成し; 前の工程で成長させられた酸化層ケ通してN型不純物?
基板内に注入し、N+ソース及びドレイン領域!形成し
; ぼりシリコンをおおう上記絶縁材料をとり除き、次にポ
リシリコンをとり除き; 異方性プラズマエッチで構造をエッチし;残る直立する
酸化物層の部分の間のデート領域KN型不純物を注入し
MESFET装置の為の能動チャンネルを形成し; 構造の表面をおおって金属層をデポジットし加熱して金
属が上記シリコン基板と接触している箇所の金属を金属
ケイ化物に変換し; 金属ケイ化物に変換されなかった箇所の金属をとり除く
工程から収る上記装置のソース/ドレイン領域に関連し
てデートが自己整合された匹8FET装置の製造方法。 (5) 上記絶縁体が窒化シリコンである特許請求の
範囲第4項の方法。 (6) 上記金属がゾラテナである特許請求の範囲第
4項の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/334,405 US4455738A (en) | 1981-12-24 | 1981-12-24 | Self-aligned gate method for making MESFET semiconductor |
US334405 | 1981-12-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58116777A true JPS58116777A (ja) | 1983-07-12 |
JPH0259623B2 JPH0259623B2 (ja) | 1990-12-13 |
Family
ID=23307040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57235163A Granted JPS58116777A (ja) | 1981-12-24 | 1982-12-23 | Mesfet半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4455738A (ja) |
JP (1) | JPS58116777A (ja) |
Families Citing this family (21)
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JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US4561907A (en) * | 1984-07-12 | 1985-12-31 | Bruha Raicu | Process for forming low sheet resistance polysilicon having anisotropic etch characteristics |
US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | GaAs電界効果トランジスタの製造方法 |
US4751554A (en) * | 1985-09-27 | 1988-06-14 | Rca Corporation | Silicon-on-sapphire integrated circuit and method of making the same |
US4758529A (en) * | 1985-10-31 | 1988-07-19 | Rca Corporation | Method of forming an improved gate dielectric for a MOSFET on an insulating substrate |
JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
WO1987006764A1 (en) * | 1986-04-23 | 1987-11-05 | American Telephone & Telegraph Company | Process for manufacturing semiconductor devices |
US4722912A (en) * | 1986-04-28 | 1988-02-02 | Rca Corporation | Method of forming a semiconductor structure |
US4735917A (en) * | 1986-04-28 | 1988-04-05 | General Electric Company | Silicon-on-sapphire integrated circuits |
US4755481A (en) * | 1986-05-15 | 1988-07-05 | General Electric Company | Method of making a silicon-on-insulator transistor |
GB2202370B (en) * | 1987-02-27 | 1990-02-21 | British Telecomm | Self-aligned bipolar fabrication process |
JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
US4927774A (en) * | 1988-06-10 | 1990-05-22 | British Telecommunications Plc | Self aligned bipolar fabrication process |
US5024971A (en) * | 1990-08-20 | 1991-06-18 | Motorola, Inc. | Method for patterning submicron openings using an image reversal layer of material |
US5110760A (en) * | 1990-09-28 | 1992-05-05 | The United States Of America As Represented By The Secretary Of The Navy | Method of nanometer lithography |
US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
US5147812A (en) * | 1992-04-01 | 1992-09-15 | Motorola, Inc. | Fabrication method for a sub-micron geometry semiconductor device |
US6051486A (en) * | 1997-12-18 | 2000-04-18 | Advanced Miero Devices | Method and structure for replaceable gate electrode in insulated gate field effect transistors |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
US4393578A (en) * | 1980-01-02 | 1983-07-19 | General Electric Company | Method of making silicon-on-sapphire FET |
US4375643A (en) * | 1980-02-14 | 1983-03-01 | Xerox Corporation | Application of grown oxide bumper insulators to a high-speed VLSI SASMESFET |
US4359816A (en) * | 1980-07-08 | 1982-11-23 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits |
-
1981
- 1981-12-24 US US06/334,405 patent/US4455738A/en not_active Expired - Lifetime
-
1982
- 1982-12-23 JP JP57235163A patent/JPS58116777A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
US4455738A (en) | 1984-06-26 |
JPH0259623B2 (ja) | 1990-12-13 |
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