JPS58116777A - Ｍｅｓｆｅｔ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景となる技術 本発明は、半導体装置の製造方法に関し、さらに詳しく
は、■８ＦＥＴを製造する方法に関する。

集積回路の設計の歴史は、回路密度の増加をめざす傾向
によって特徴づけられてきた。様々な技術が開発されこ
の傾向を激化してきた。例えば、長い間、ＴＴＬ　（）
ランシスタートランジスタ論理）はデジタル装置におけ
る標準的論理であったが、速度と消費電力の槓及び集積
密度においても優れており、装置の製造が容易である為
、あらゆる分野でＮ−チャンネルＭＯ８論理にとって代
わられるようになってきた。ＭＥ８ＦＥＴはＮ−ＭＯ８
技術の持ついくつかの欠点を除き、多数の長所がっけ加
えられた装置である。その応用は主としてメモリやマイ
クロプロセッサのように、かってはＴＴＬのトランジス
タであったデジタル論理に対するものである。

Ｎ−チャンネルＭＯ８の持つ問題点の１つとしては、装
置のサイズを小さくする時、これに従ってビート酸化物
層の厚みも薄くしなくてはならない事である。薄くする
ことによって「ピンホール」欠陥を作らずに薄いシリコ
ン酸化層を形成することが非常に困難である為問題が起
こるつ／／”−）酸化物層に「ピンホール」があるとデ
ートとチャンネルの間に短絡を発生させ故に装置の欠陥
にもつながる。典形的なＮ−チャンネルＭＯ８メモリ又
はマイクロプロセッサ上には刺子というデート酸化物領
域が存在しうる為、この問題は非常に重大である。

米国特許第４，２０２，０３３号において、ダーレイー
その他はＮ−チャンネルＭＯ８集積回路に関する多数の
問題を解決した匹８ＦＥＴ装置を開示している。

しかしながらバッキング密度を上げようとする傾向が続
くにつれて、前述の特許に開示された装置は将来的な設
計上のニーズとはあわなくなるであろう。チツゾサイｙ
ｅＫ制限を加えているアライメント精度の許容範囲は装
置の設計の実現を可能ならしめるものでなくてはならな
いが、ソースからＰレインに対する直列抵抗が増加する
ことによって反対に装置の性能にも影響を及ぼしてしま
う。

本発明の主たる目的は、高集積デジタル論理回路の設計
に関し有効な■８ＦＥＴを製造する改良された方法を提
供することである。本発明の第２の目的はソースからド
レインに対する直列抵抗が低く、更に小型化されたＭＢ
８８ＦＨＴ装置を提供することである。

本発明の概要 本発明に従うと、自己整合デートを有するＭｇ８ＦＥＴ
装置を製造する方法が提供される。この方法は個々には
半導体装置の製造としては公知である一連の工程段階を
組合わせて、直列するチャンネル抵抗を低減させて改良
された装置を作り出すものである。この方法で作られた
装置は非常に小型でもある。故に各々の装置の完全な絶
縁を確実にする為に適当なフィールド領域を確保しても
なお、バッキング密度を上げることが可能となる。

この方法の主旨は、Ｐ型半導体基板上にＮ型層を形成す
ることから出発する。次に、絶縁層がデポジットされ更
に乗置方向のエッチが行われｒ−ト領域が規定される。

デート領域の上をおおうダイエレクトリックの垂直な壁
は非常に重要な意味を持つ。垂直方向のエッチを行った
後で第２の絶縁層がデポジットされる。この層の厚みが
後で説明するテートからソース／げレインへの間隔を決
定することになる。再度垂直に蝕刻されるエッチが行わ
れて第２の絶縁層がとり除かれ第１の絶縁体もエッチさ
れシリコン基板の表面まで至る。シリコンの表面上に残
った構造は第２の絶縁材料の壁に囲まれた第１の絶縁層
だけとなる。第２の絶縁材料に対する垂直方向のエッチ
を行う前の第１絶縁材料の垂直にのびる側面に付近にお
ける第２の絶縁材料の実効的厚みの為、第２の絶縁材料
の壁が残る。壁は第２の絶縁層の厚みと同じ高さを持つ
。ここで第１の絶縁層はとり除かれる。残っている壁は
、第２の絶縁層の残部であってそれがデポジットされた
時の絶縁層の厚みと同じ幅を持っている。この時点でソ
ース及びドレイン領域が形成される。シリコンとケイ化
合物を作る金属層がデポジットされ、この構造に焼成処
理が行われて低抵抗のケイ化物が作り出される。反応を
起こさなかった金属層はとり除かれ相互接続を形成し装
置が完成する。

実施例の詳細な説明 以下添付図面を参照して実施例を用いて本発明の詳細な
説明する。

第１ａ図を参照すると例えば低濃度Ｐ型シリコンのよう
な半導体材料の基板１０が図示されている。次に基板に
は、例えばヒ素のようなドープ材が１００ＯＡから２５
０ＯＡの深さまで注入される。できあがったＮ型層１１
は後でここに形成されるＭＥ８ＦＥ’ｌ’のチャンネル
を形成する。次に例えば窒化シリコン（８１ｓＮ４）　
１２のような絶縁層がデポジットされる。デートを作り
たい位置をマスクでおおって構造に垂直方向のエッチを
行う。これによってデート領域の上に８１ｓＮ、領域１
２が形成され、構造はここでは第１ａ図で示す通りにな
る。次に、酸化シリコンのような第２の絶縁層１３が表
面全体をおおってデポジットされる。第１ｂ図で示す様
に酸化物層１３の厚みが最終的に？−）とソース及びデ
ートとドレインの間隔を決定する。構造はここでもう１
度垂直方向のエッチが行われる。構造はこの時点で第１
Ｃ図に示す通りとなり、Ｓｉ、Ｎ、領域１２は酸化シリ
コンの曖１４を有している。次の工程は５１５Ｎ４１２
の除去である。とり除いた後でソース及びドレインの注
入が行われ、構造は＠１ｄ図で示す様になる。Ｎ型高不
純物濃度のソース及びＰレイン領域１５が適切な位置に
形成され酸化物の壁１４に′よってデート領域は規定さ
れソース／ドレイン領域と整合される。次の工程は構造
の上をおおって、プラチナ層をデポジットし焼成処理を
行う事である。プラチナは好ましい金属であるが、ケイ
化合物及びショットキーバリアを形成する金属であれば
何でも使用できる。焼成工程の後でプラチナはシリコン
基板と反応しプラチナケイ化合物を形成する。

プラチナがおおっている所の酸化シリコンは、反応が起
こらず例えば王水などを使用してプラチナは化学的にと
り除かれる。プラチナケイ化合物１６は、ソースと？レ
イン領域１５に対しオーミックコンタクトを形成し、Ｍ
ＥＳＦＥＴ　Ｋ対するショットキーデートを形成する。

（第１ｅ図）相互接続の為の金属層が加えられて装置が
完成する。

第２の選択しうる好ましい実施例における自己整合デー
トＭＥ８ＦＥＴが第２ａ図から＠２ｆ図の一連の工程図
に示されている。まず第２の図をみると、例えばシリコ
ンのような低不純物濃度Ｐ型半導体の基板２０が図示さ
れているうこの基板には、１００から６０ＯＡの厚みの
酸化シリコン層２１が成長させられる。次に１０００か
ら５００　ＤＡの厚みのポリシリコン層２２がデポジッ
トされる。

窒化シリコンのような第２の絶縁層２３が２００から１
５０ＯＡの厚みでデポジットされる。でき上った構造は
さらにｒ−）パターンでマスクされ垂直方向の（又は異
方性の）エッチ処理にかけられる。処理後の構造はここ
では第２ｂ図に示される通りである。次の工程は低温ス
チーム酸化工程である。ポリシリコン層は好ましくは、
高レベルにｒ−ゾされたものであるので、（９５０’Ｃ
ＪＭ下の）低温酸化処理における酸化レートは低レベル
にドープされた単結晶シリコンの酸化レートよりも高い
ものとなる。この場合シリコン基板上に成長させられた
５００人の酸化層に対しポリシリコン上の側壁酸化物は
、１０００から２００ＯＡとなる。いかなる場合におい
ても、基板をおおって成長させた酸化物層２４は、ポリ
シリコン層２２の下の酸化物層２１とほぼ同じ厚さでな
くてはならない。高レベルにドープされたポリシリコン
層の酸化レートの方がより高い事によって、垂直な側面
に形成される酸化物層は基板上の酸化物層と比較すると
極めて厚くなる。酸化工程の後、酸化物層を通して注入
が行われ基板内にＮ　ソース及びドレイン領域２５を形
成する。この時点の構造は、第２Ｃ図によって概略が示
される。

ここで窒化シリコン２３は、例えば熱リン酸を用いて選
択的にエッチされる。矢にポリシリコンが行えばＣＣＬ
、　、ＨＣｌ　、　Ｎ、のプラズマ又はエチレンジアミ
ンを用いて選択的にエッチされ除かれる。

その為構造は第２ｄ図に示すものと同様になる。

矢の段階は２つの方法のうちいずれか１つによって実行
される。第１の方法では、高濃度の不純物のイオン注入
を行い平な表面２４上の酸化物層に損傷を与える。この
ことＫよって、直立する壁２６の酸化物層てに損傷を与
えることはなく上の方の部分のみ損傷される。次に損傷
を受けた酸化物層（対し優先的に反応するエッチ材料が
使用される。第２の方法では、シリコン上の酸化物層に
対し高い選択性を持つプラズマ異方性エッチ工程を使用
することができる。この工程による垂直方向のエッチレ
ートは、水平方向のエッチレートよりかなり高い。これ
らの工程のいずれかを使用し更にＮ型の不純物を注入す
ることによって装置の為のチャンネル２Ｂが形成される
。この構造は第２６図で示す通りになる。ここでデート
とソース又はドレインとの間の間隔が非常に狭いことに
注意しなくてはならない。久の工程は、構造の表面上に
プラチナ層２９をデポジットし、６００°から７００℃
で加熱処゛理を行い、プラチナ又はその他の金属がシリ
コン基板と接触する箇所にプラチナケイ化合物を形成す
る工程である。プラチナとシリコンの間の固体反応がプ
ラチナケイ化合物を作りだす。プラチナが酸化物と接触
する箇所では反応が起こらず例えば王水などのエッチ材
によってプラチナはとり除かれる。本質的部分が完成し
た構造は第２ｆ図に示される通りである。相互接続が加
えられて、装置は完成する。

このような西Ｓ　ＦＥ’ｌ’装置の製造方法の利点は多
数存在する。最も重大な利点は、（ソース及びドレイン
と）デートが完全に自己整合すること、デート及びソー
ス／ドレイン間の直列抵抗が低いこと及び適当なフィー
ルド領域を確保しながら構造を小型化できることである
。また、この装置は、ソースとドレイン間のシート抵抗
埴が低いのでこれによってソース又はドレイ／を相互接
続として使うことができるようになりソースとドレイン
におけるオーミックコンタクトの抵抗を低くすることが
できソースとドレインの為の電極領域を最大にとること
ができる。更に、選択的にポリシリコンを採用するとＭ
ＯＳＦＥＴの作りたい所にポリシリコンエッチからデー
ト領域を守るマスクを単につけるだけで同一チップ上に
ＭＯＳＦＥＴ及び■８Ｆ’ＥＴの両方を同時に製造する
ことができる。このような方法は、７”−）、ソース、
ドレイン、金属化層及び電極に対する自己整合技術の主
旨に基づくものであるのでサブミクロン単位の配置区分
に関し特に好ましい理想的技術に接近するものであると
確信する。

［ｈのようにしてソース／ドレインの直列抵抗が低くさ
らに小型化したＭＥ８ＦＥＴ装置を製造することができ
た。このような改良された製造工程に従うことによって
ＬＳＩの製造という極めて現在的なニーズと合致した半
導体装置を製造することができ、自己整合技術を利用す
ることによって工程も簡単であることから将来の応用性
が大いに期待される製造方法を提供することができたと
ａｌぎする。

４、簡単な図面の説明 第１ａ図から第１ｅ図は本発明の好ましい製造方法によ
ってＭＥ８ＦＥＴを製造する工程における各構造を示す
一連の断面図である。

第２ａ図から第２ｆ図は、本発明の第２の選択としての
好ましい製造方法によってＭｇ２　ＦＥＴを製造する工
程における各構造を示す一連の断面図である。

代理人　浅　村　　　皓 外４名 Ｆｔ’ｇ、／ｅ ３ Ｆｔ’グ、２σ Ｊ Ｆｔ’ｇ、２ｂ Ｆ／’ｇ、　２ｔ” Ｆｔ７，２ｄ Ｆｔ’ｇ、２ｅ Ｆｔ’ｇ、２／ アメリカ合衆国カリフォルニア 州すニーベイル・ベレビル・ウ ェイ１５３８

Claims (1)

1. 【特許請求の範囲】 ＋１１　　シリコン基板上に１１１１の導電型領域な形
   成し；上記第１の導電型領域の上に第１の絶縁材料管デ
   ポジットし上記ＭｉＣ８７ｇＴ装置のデート領域を規定
   し上記絶縁材料Ｖ処理しほぼ垂直なＩ！を形成し；上記
   基板上及び上記第１の絶縁材料上に第２の絶縁材料層を
   デポジツＦし； 異方性エッチを行い上記第１の絶縁材料領域の上記垂直
   なＩＩＫ隣接するフィラメント部分ｔ’！１て上記第２
   の絶縁材料ｔとり除き； 第２の導ｔＳＶの不純物Ｙ導入し高レベルにドープされ
   たソース及びドレイン領域を作り；全体ｆ−Ｍお５金属
   層【デポジットし；構造Ｙ加熱処理し、上記基板と接触
   する上記金属を金属ケイ化物に変換させｒ−トンース及
   びドレイン電極を形成し； 上記基板と接触せず、ケイ化物に蜜換されなかつだ上記
   金属Ｙとり除く工ＳＶ有するソース／ドレイン領域と関
   連してデートが自己整合されるＭＥ８ＦｇＴ装置の製造
   方法。 （２）上記Ｉ１１の絶縁体が窒化シリコンであり、上記
   第２の絶縁体が二酸化シリコンである特許請求の範囲＠
   １項の方法。 （３）上記金属はプラチナである特許請求の範囲第１項
   の方法。 （４）Ｐ型導電型のシリコン基板上に酸化シリコ／層を
   成長させ： 上記酸化シリコン層をおおって高レベルにドープされた
   ポリン９３フ層ｔ−：Ｐポジットし：上記ポリシリコン
   層ｔおおつて絶縁材料層Ｙデポジットし； 装置のｒ−）領域となる区域にマスクｔつけ；異方性エ
   ッチを行い上記デート領域？残して上記シリコン基板に
   達するまで全ての材料をとり除き； 低温スチーム環境で構造を酸化しシリコン基板及びポリ
   シリコンの露出された区域の上に酸化層？形成し； 前の工程で成長させられた酸化層ケ通してＮ型不純物？
   基板内に注入し、Ｎ＋ソース及びドレイン領域！形成し
   ； ぼりシリコンをおおう上記絶縁材料をとり除き、次にポ
   リシリコンをとり除き； 異方性プラズマエッチで構造をエッチし；残る直立する
   酸化物層の部分の間のデート領域ＫＮ型不純物を注入し
   ＭＥＳＦＥＴ装置の為の能動チャンネルを形成し； 構造の表面をおおって金属層をデポジットし加熱して金
   属が上記シリコン基板と接触している箇所の金属を金属
   ケイ化物に変換し； 金属ケイ化物に変換されなかった箇所の金属をとり除く
   工程から収る上記装置のソース／ドレイン領域に関連し
   てデートが自己整合された匹８ＦＥＴ装置の製造方法。 （５）　　上記絶縁体が窒化シリコンである特許請求の
   範囲第４項の方法。 （６）　　上記金属がゾラテナである特許請求の範囲第
   ４項の方法。