JPS6018149B2 - 半導体記憶器 - Google Patents
半導体記憶器Info
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- JPS6018149B2 JPS6018149B2 JP52051692A JP5169277A JPS6018149B2 JP S6018149 B2 JPS6018149 B2 JP S6018149B2 JP 52051692 A JP52051692 A JP 52051692A JP 5169277 A JP5169277 A JP 5169277A JP S6018149 B2 JPS6018149 B2 JP S6018149B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
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- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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-
- H—ELECTRICITY
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Description
【発明の詳細な説明】
この発明は制御線により制御されるMOS選択トランジ
スタ、および選択トランジスタに接続された記憶コンデ
ンサから成る記憶セル(選択トランジスタはV−MOS
技術で製作される)を持つ半導体記憶器に係る。
スタ、および選択トランジスタに接続された記憶コンデ
ンサから成る記憶セル(選択トランジスタはV−MOS
技術で製作される)を持つ半導体記憶器に係る。
MOS技術における1トランジスタ記憶セルは公知であ
る(例えばElectronicsl973年9月31
日号116乃至121頁参照)。
る(例えばElectronicsl973年9月31
日号116乃至121頁参照)。
この1トランジスタ記憶セルは、選択トランジスタおよ
び選択トランジスタに接続された記憶コンデンサから成
る。選択トランジスタはその制御電極により、半導体記
憶器のワード線に接続される。選択トランジスタの制御
される区間は、ビット線および記憶コンデンサの間に存
在する。記憶コンデンサの他方の端子は固定電圧例えば
電圧VDDにある。記憶セル中に記憶されるべき情報は
、記憶コンデンサの電荷により決定される。記憶セルへ
の或はセルからの読込み或は謙出し‘ま、選択トランジ
スタがワード線により制御された場合、選択トランジス
タを経て行われる。MOS技術の1トランジスタ記憶セ
ルの従来の実施形は、選択トランジスタの横に記憶コン
デンサが半導体基板上に配置された形であった。
び選択トランジスタに接続された記憶コンデンサから成
る。選択トランジスタはその制御電極により、半導体記
憶器のワード線に接続される。選択トランジスタの制御
される区間は、ビット線および記憶コンデンサの間に存
在する。記憶コンデンサの他方の端子は固定電圧例えば
電圧VDDにある。記憶セル中に記憶されるべき情報は
、記憶コンデンサの電荷により決定される。記憶セルへ
の或はセルからの読込み或は謙出し‘ま、選択トランジ
スタがワード線により制御された場合、選択トランジス
タを経て行われる。MOS技術の1トランジスタ記憶セ
ルの従来の実施形は、選択トランジスタの横に記憶コン
デンサが半導体基板上に配置された形であった。
しかし之は記憶セルの実現に対し比較的大きな所要面積
が必要な欠点を持つ。更にV−MOS技術により半導体
基板中にMOSトランジスタを作ることは公知である(
例えばSolidStateElectronics,
1976年1袋蓋159乃至166頁、およびElec
tron;csじtte岱,1973年9月20日号、
9巻1少号、457乃至4斑頁参照)。
が必要な欠点を持つ。更にV−MOS技術により半導体
基板中にMOSトランジスタを作ることは公知である(
例えばSolidStateElectronics,
1976年1袋蓋159乃至166頁、およびElec
tron;csじtte岱,1973年9月20日号、
9巻1少号、457乃至4斑頁参照)。
このV−MOS技術においてシリコン半導体基板上にェ
ピタキシアル層が設けられ、その中にトランジスタが配
置される。その際制御電極は、ェピタキシアル層中にV
字形の溝がエッチングされ、この溝がシリコン酸化物か
ら成る絶縁層により絶縁され、その上にトランジスタの
制御電極に対する端子が取付けられることにより形成さ
れる。トランジスタの制御される電極はェピタキシアル
層中に制御電極の横に配置される。MOSトランジスタ
のチャネルはV字形溝の側面中に形成される、V−MO
S技術の性質、利点並びに製作方法については上記の文
献に示されている。この発明の目的はV−MOS技術で
実現される1トランジスタ記憶セルを持つ半導体記憶器
を得ることにある。
ピタキシアル層が設けられ、その中にトランジスタが配
置される。その際制御電極は、ェピタキシアル層中にV
字形の溝がエッチングされ、この溝がシリコン酸化物か
ら成る絶縁層により絶縁され、その上にトランジスタの
制御電極に対する端子が取付けられることにより形成さ
れる。トランジスタの制御される電極はェピタキシアル
層中に制御電極の横に配置される。MOSトランジスタ
のチャネルはV字形溝の側面中に形成される、V−MO
S技術の性質、利点並びに製作方法については上記の文
献に示されている。この発明の目的はV−MOS技術で
実現される1トランジスタ記憶セルを持つ半導体記憶器
を得ることにある。
この目的を達成するためこの発明によれば、第1の種類
の不純物によって強くドーブこれた半導体基板中に、第
2の種類の不純物により強くドーブされた層(埋込層)
が配置され、埋込層および半導体基板の上に第1の種類
の不純物により弱くドーブミれたェピタキシアル層が配
贋され、ェピタキシアル層の表面中で埋込層の上方に、
第2の種類により強くドーブされた第2の層が配置され
、第2の層、ェピタキシアル層および埋込層をそれぞれ
2個の分離された部分区域に分割するV字形の溝が備え
られ、V字形の溝中に導体路が配置されるようにするの
である。第1の種類の不純物によってドーブされた層と
は、その層中に例えばアクセプタが配置された、すなわ
ちp形ドーブされた層を言うのである。
の不純物によって強くドーブこれた半導体基板中に、第
2の種類の不純物により強くドーブされた層(埋込層)
が配置され、埋込層および半導体基板の上に第1の種類
の不純物により弱くドーブミれたェピタキシアル層が配
贋され、ェピタキシアル層の表面中で埋込層の上方に、
第2の種類により強くドーブされた第2の層が配置され
、第2の層、ェピタキシアル層および埋込層をそれぞれ
2個の分離された部分区域に分割するV字形の溝が備え
られ、V字形の溝中に導体路が配置されるようにするの
である。第1の種類の不純物によってドーブされた層と
は、その層中に例えばアクセプタが配置された、すなわ
ちp形ドーブされた層を言うのである。
対応して第2の種類の不純物によりドーブされた層とは
、その層中にドナーが配置された、すなわちn形ドーブ
された層を言うのである。或る種類の不純物とドーピン
グとも間の相互関係は反対にすることも当然可能である
。V−MOS技術による半導体基板の実現の際、V字形
の溝の各側緑にそれぞれ記憶セルを配置する。
、その層中にドナーが配置された、すなわちn形ドーブ
された層を言うのである。或る種類の不純物とドーピン
グとも間の相互関係は反対にすることも当然可能である
。V−MOS技術による半導体基板の実現の際、V字形
の溝の各側緑にそれぞれ記憶セルを配置する。
この配置は、半導体基板とェピタキシアル層との間の界
面に存在する埋込層、および埋込層の上方でェピタキシ
アル層の表面に配置された第2の層が、長く延長するV
字形溝によりそれぞれ2個の部分区域に分割されること
によって生じる。その際V字形溝中になお層に対して絶
縁されて導体路が配置され、この導体路はワード線の一
部であり得る。第2の層の各部分区域はそれぞれビット
線を形成する。従ってV字形溝の一方の側には第1の記
憶セルが生じ、之は埋込層の一方の部分区域および半導
体基板から形成された障壁(記憶コンデンサ)、および
埋込層の一方の部分区域から成る選択トランジスタ、ビ
ット線およびV字形溝中を走る導体路から成るのである
。V字形溝の他方の側には他方の記憶セルが存在する。
このセルは理込層の他方の部分区域と半導体基板との間
に形成された障壁(第2の記憶コンデンサ)、および理
込層の第2の部分区域から成る第2の選択トランジスタ
、および第2のビット線並びにV字形藩中を走る導体路
から成るのである。この発明の他は構成は特許請求の範
囲第2項以下にしてある。
面に存在する埋込層、および埋込層の上方でェピタキシ
アル層の表面に配置された第2の層が、長く延長するV
字形溝によりそれぞれ2個の部分区域に分割されること
によって生じる。その際V字形溝中になお層に対して絶
縁されて導体路が配置され、この導体路はワード線の一
部であり得る。第2の層の各部分区域はそれぞれビット
線を形成する。従ってV字形溝の一方の側には第1の記
憶セルが生じ、之は埋込層の一方の部分区域および半導
体基板から形成された障壁(記憶コンデンサ)、および
埋込層の一方の部分区域から成る選択トランジスタ、ビ
ット線およびV字形溝中を走る導体路から成るのである
。V字形溝の他方の側には他方の記憶セルが存在する。
このセルは理込層の他方の部分区域と半導体基板との間
に形成された障壁(第2の記憶コンデンサ)、および理
込層の第2の部分区域から成る第2の選択トランジスタ
、および第2のビット線並びにV字形藩中を走る導体路
から成るのである。この発明の他は構成は特許請求の範
囲第2項以下にしてある。
この発明の半導体記憶器の利点は、選択トランジスタお
よび記憶コンデンサが重ねて配置された点にある。
よび記憶コンデンサが重ねて配置された点にある。
その際V字形溝の各側面にそれぞれ1個の記億セルが配
置される。次に図示実施例についてこの発明を説明する
。
置される。次に図示実施例についてこの発明を説明する
。
第1図はMOS技術の1トランジスタ記憶セルの原理図
、第2図は公知のnチャネルーシリコンゲート技術によ
る1トランジスタ記憶セルの横断面、第3図はV−MO
S技術の2個の1トランジスタ記憶セルの上面図、第4
図はV−MOS技術の2個の1トランジスタ記憶セルの
横断面を示す。第1図のMOS技術の公知の1トランジ
スタ記憶セルは、選択トランジスタATおよび記憶コン
デンサCSから成る。
、第2図は公知のnチャネルーシリコンゲート技術によ
る1トランジスタ記憶セルの横断面、第3図はV−MO
S技術の2個の1トランジスタ記憶セルの上面図、第4
図はV−MOS技術の2個の1トランジスタ記憶セルの
横断面を示す。第1図のMOS技術の公知の1トランジ
スタ記憶セルは、選択トランジスタATおよび記憶コン
デンサCSから成る。
記憶セルはワード線WLおよびビット線BLの間に配遣
される。選択トランジZスタATの制御電極はワード線
WLと接続され、選択トランジスタATの制御される区
間はビット線BLおよび記憶コンデンサCSの間に存在
する。記憶コンデンサCSの他方の端子は固定電圧VD
Dに接続される。記憶コンデンサ中に1情報の特徴Zを
なす電荷が蓄積される。この電荷は選択トランジスタA
Tを経てビット線BLに伝達することができる。之はワ
ード線WLが対応して制御されたときに行われる。第2
図は公知のnチャネルーシリコンゲート技2術による1
トランジスタ記憶セルの横断面を示す。
される。選択トランジZスタATの制御電極はワード線
WLと接続され、選択トランジスタATの制御される区
間はビット線BLおよび記憶コンデンサCSの間に存在
する。記憶コンデンサCSの他方の端子は固定電圧VD
Dに接続される。記憶コンデンサ中に1情報の特徴Zを
なす電荷が蓄積される。この電荷は選択トランジスタA
Tを経てビット線BLに伝達することができる。之はワ
ード線WLが対応して制御されたときに行われる。第2
図は公知のnチャネルーシリコンゲート技2術による1
トランジスタ記憶セルの横断面を示す。
記憶コンデンサCSおよび選択トランジスタATはシリ
コン半導体基板SU上に並置される。半導体基板SU中
に2個の制御される電極SEIおよびSE2が拡散され
る。これらの制御される電極SE1,SE2の間に、こ
れらの部分的に重なり半導体基板SUに対し絶縁されて
制御電極Gが存在する。制御される一方の電極SEIは
ビット線BL中に存在し、制御される他方の電極SE2
は記憶コンデンサCSと接続される。コンデンサは半導
体基板SU上に絶縁されて存在する導体路SKの補助に
より形成される。導体路SKに対応する電圧が印放され
ると、半導体基板SUの表面に反転層IVが形成され、
之は選択トランジスタATの制御される電極SE2と接
続される。記憶コンデンサCSおよび選択トランジスタ
ATの実現に必要な絶縁層ISは、シリコン酸化物から
成ることができる。選択トランジスタATの制御電極G
はポリシリコンで実施することができる。いずれの場合
にも第2図から、1トランジスタ記憶セルの記憶コンデ
ンサCSおよび選択トランジスタATは、半導体基板S
U上に並置され、従ってかかる記憶セルの実現には比較
的大きな所要面積が必要であることが分かる。選択トラ
ンジスタをV−MOS技術で実現する場合、この所要面
積を著しく減少することができる。
コン半導体基板SU上に並置される。半導体基板SU中
に2個の制御される電極SEIおよびSE2が拡散され
る。これらの制御される電極SE1,SE2の間に、こ
れらの部分的に重なり半導体基板SUに対し絶縁されて
制御電極Gが存在する。制御される一方の電極SEIは
ビット線BL中に存在し、制御される他方の電極SE2
は記憶コンデンサCSと接続される。コンデンサは半導
体基板SU上に絶縁されて存在する導体路SKの補助に
より形成される。導体路SKに対応する電圧が印放され
ると、半導体基板SUの表面に反転層IVが形成され、
之は選択トランジスタATの制御される電極SE2と接
続される。記憶コンデンサCSおよび選択トランジスタ
ATの実現に必要な絶縁層ISは、シリコン酸化物から
成ることができる。選択トランジスタATの制御電極G
はポリシリコンで実施することができる。いずれの場合
にも第2図から、1トランジスタ記憶セルの記憶コンデ
ンサCSおよび選択トランジスタATは、半導体基板S
U上に並置され、従ってかかる記憶セルの実現には比較
的大きな所要面積が必要であることが分かる。選択トラ
ンジスタをV−MOS技術で実現する場合、この所要面
積を著しく減少することができる。
この技術による記憶セルの配置は、第4図のV−MOS
技術による2個の1トランジスタ記憶セルの横断面によ
って最も良く説明することができる。強くp形ドープ(
p+)されたシリコン半導体基板SU中に、強くn形ド
ーブ(n+)された層が拡散される。
技術による2個の1トランジスタ記憶セルの横断面によ
って最も良く説明することができる。強くp形ドープ(
p+)されたシリコン半導体基板SU中に、強くn形ド
ーブ(n+)された層が拡散される。
従って半導体基板SUと以下に埋込層と呼ぶことにする
層BUとの間に障壁が形成され、之を記憶コンデンサの
実現に関与させることができる。この埋込層BUおよび
半導体基板SU上にェピタキシアル層Eが配置され、こ
の層Eは弱くp形ドーブ(p‐)される。
層BUとの間に障壁が形成され、之を記憶コンデンサの
実現に関与させることができる。この埋込層BUおよび
半導体基板SU上にェピタキシアル層Eが配置され、こ
の層Eは弱くp形ドーブ(p‐)される。
埋込層の上方にヱピタキシアル層Eの表面に、強くn形
ドーブ(n+)された第2の層が拡散される。
ドーブ(n+)された第2の層が拡散される。
続いてこの第2の層、ェピタキシアル層Eおよび埋込層
BUは、V字形の溝により完全にそれぜれ2個の部分区
域に分割される。従って埋込層BUの2個の部分区域B
UI,BU2、および第2の層の2個の部分区域BL1
,BL2が形成され、これら部分区域もはや互に接続さ
れない。V字形溝GRを包含するェピタキシアル層E上
に、例えばシリコン酸化物から成り得る絶縁層ISが設
けられる。この絶縁層IS上に導体路が配置され、之も
V字形溝が貫通する。この導体路はポリシリコンから成
ることができ、記憶セルのワード線WLである。V字形
溝の各側面にはこのようにしてそれぞれ1個ずつの記憶
セルが生じる。
BUは、V字形の溝により完全にそれぜれ2個の部分区
域に分割される。従って埋込層BUの2個の部分区域B
UI,BU2、および第2の層の2個の部分区域BL1
,BL2が形成され、これら部分区域もはや互に接続さ
れない。V字形溝GRを包含するェピタキシアル層E上
に、例えばシリコン酸化物から成り得る絶縁層ISが設
けられる。この絶縁層IS上に導体路が配置され、之も
V字形溝が貫通する。この導体路はポリシリコンから成
ることができ、記憶セルのワード線WLである。V字形
溝の各側面にはこのようにしてそれぞれ1個ずつの記憶
セルが生じる。
第1の記憶セルの記憶コンデンサは、埋込層紐Uの第1
の部分区域BUIおよび半導体基板SUの間の障壁Bn
から形成される。第1の記憶セルの選択トランジスタA
TIは、埋込層の第1の部分区域BU1、ビット線BL
IおよびV字形演じR中の導体路区域LBIから成る。
ワード線WLの制御により、ビット線BLIおよび埋込
層の部分区域BUIの間にチャネルklが生じる。第1
の記憶セルの記憶コンデンサは容量CSIによって表わ
してある。V字形溝GRの他方の側面に存在する第2の
記憶セルは、埋込層BUの第2の部分区域BU2と半導
体基板SUとの閥の障壁Bnから形成された記憶コンデ
ンサ、および埋込層の第2の部分区域BU2から形成さ
れた第2の選択トランジスタ、第2のビット線BL2お
よびV字形演じR中の導体路区域LB2から成る。
の部分区域BUIおよび半導体基板SUの間の障壁Bn
から形成される。第1の記憶セルの選択トランジスタA
TIは、埋込層の第1の部分区域BU1、ビット線BL
IおよびV字形演じR中の導体路区域LBIから成る。
ワード線WLの制御により、ビット線BLIおよび埋込
層の部分区域BUIの間にチャネルklが生じる。第1
の記憶セルの記憶コンデンサは容量CSIによって表わ
してある。V字形溝GRの他方の側面に存在する第2の
記憶セルは、埋込層BUの第2の部分区域BU2と半導
体基板SUとの閥の障壁Bnから形成された記憶コンデ
ンサ、および埋込層の第2の部分区域BU2から形成さ
れた第2の選択トランジスタ、第2のビット線BL2お
よびV字形演じR中の導体路区域LB2から成る。
ワード線WLに対応する鰭圧が印加されたとき、埋込層
の第2の部分区域BU2とビット線BL2との間にチャ
ネルk2が形成される。半導体基板SUには固定電圧、
例えばVBBが印加される。
の第2の部分区域BU2とビット線BL2との間にチャ
ネルk2が形成される。半導体基板SUには固定電圧、
例えばVBBが印加される。
次にワード線WLに対応する電圧、この場合正電圧が印
加されるとき、2個の選択トランジスタATIおよびA
T2が導適状態にされ、埋込層の部分区域笹UI或はB
U2とビット線BLI或はBL2との間の電荷伝達が、
チャネルkl或はk2を介して可能である。第3図から
記憶セルのスケールが分かる。
加されるとき、2個の選択トランジスタATIおよびA
T2が導適状態にされ、埋込層の部分区域笹UI或はB
U2とビット線BLI或はBL2との間の電荷伝達が、
チャネルkl或はk2を介して可能である。第3図から
記憶セルのスケールが分かる。
ビット線BLIおよびBL2とワード線WLとの交叉に
より形成された面内にそれぞれ記憶セルが配置される。
之はそれぞれ分離された埋込層、すなわち部分区域BU
IおよびBU2から成る。埋込層の部分区域と半導体基
板との間の障壁によって形成される記憶コンデンサの記
憶容量の大きさは、埋込層および半導体基板のドーピン
グ、および埋込層の部分区域の大きさによって決定され
る。埋込層および半導体基板の強いドーピングにより、
記憶コンデンサの大きな容量が得られる。第3図からV
字形溝GRの長さ方向への延長も見られる。
より形成された面内にそれぞれ記憶セルが配置される。
之はそれぞれ分離された埋込層、すなわち部分区域BU
IおよびBU2から成る。埋込層の部分区域と半導体基
板との間の障壁によって形成される記憶コンデンサの記
憶容量の大きさは、埋込層および半導体基板のドーピン
グ、および埋込層の部分区域の大きさによって決定され
る。埋込層および半導体基板の強いドーピングにより、
記憶コンデンサの大きな容量が得られる。第3図からV
字形溝GRの長さ方向への延長も見られる。
この溝CRが第2の層を2個のビット線BLIおよびB
L2に分割し、かつ記憶セルの面にわたって延長するこ
とが見られる。更に第3図に選択トランジスタATI或
はAT2のチャネルkl或はk2が示される。之は埋込
層の大きさで長さ方向に延長される。記燈セルの特性の
改善のため、ビット線BL1,BL2と埋込層との間に
導電性の層灯を配置することができる。
L2に分割し、かつ記憶セルの面にわたって延長するこ
とが見られる。更に第3図に選択トランジスタATI或
はAT2のチャネルkl或はk2が示される。之は埋込
層の大きさで長さ方向に延長される。記燈セルの特性の
改善のため、ビット線BL1,BL2と埋込層との間に
導電性の層灯を配置することができる。
この本来導電性の層中によりチャネルkl或はk2の長
さが短縮される(Electronics,1970玉
12月25日号、50頁参照)。
さが短縮される(Electronics,1970玉
12月25日号、50頁参照)。
第4図にnチャネルーシリコンゲート技術の記憶セルの
構造が示される。之はもちろんp−チャネル技術で実施
することもできる。ワード線はポリシリコンから成るこ
とができるが、金属線で実現することもできる。各個の
層のドーピング濃度は下記の値を持つことができる。
構造が示される。之はもちろんp−チャネル技術で実施
することもできる。ワード線はポリシリコンから成るこ
とができるが、金属線で実現することもできる。各個の
層のドーピング濃度は下記の値を持つことができる。
p+ら2・1び6不純物騒子/桝
p‐ら3・1び5不純物原子/均
夕 げら1ぴ0 不純物原子/塊
第1図はMOS技術の1トランジスタ記億セルの原理図
、第2図は公知のnチャネルーシリコンゲート技術の1
トランジスタ記憶セルの横断面、第3図はV−MOS技
術の2個の1トランジスタ記憶セルの上面図、第4図は
V−MOS技術の2個の1トランジスタ記憶セルの横断
面を示す。 図において、AT,AT1,AT2・・・選択トランジ
スタ、BL…ビット線、BU1,BU2…埋込層、Bn
・・・障壁、CS・・・記憶コンデンサ、E・・・ェピ
タキシアル層、G・・・制御電極、GR・・・V字形溝
、IS.・.絶縁層、IL・・・反転層、k1,k2・
・・チャネル、LB1,LB2・・・導体路、SE1,
SE2・・・制御される電極、SK・・・導体路、SU
・・・半導体基板、VBB,VDD・・・固定電圧、W
L・・・ワード線、m・・・導電性の層。Fi9.1 Fig.2 Fi9.3 Fi9.4
、第2図は公知のnチャネルーシリコンゲート技術の1
トランジスタ記憶セルの横断面、第3図はV−MOS技
術の2個の1トランジスタ記憶セルの上面図、第4図は
V−MOS技術の2個の1トランジスタ記憶セルの横断
面を示す。 図において、AT,AT1,AT2・・・選択トランジ
スタ、BL…ビット線、BU1,BU2…埋込層、Bn
・・・障壁、CS・・・記憶コンデンサ、E・・・ェピ
タキシアル層、G・・・制御電極、GR・・・V字形溝
、IS.・.絶縁層、IL・・・反転層、k1,k2・
・・チャネル、LB1,LB2・・・導体路、SE1,
SE2・・・制御される電極、SK・・・導体路、SU
・・・半導体基板、VBB,VDD・・・固定電圧、W
L・・・ワード線、m・・・導電性の層。Fi9.1 Fig.2 Fi9.3 Fi9.4
Claims (1)
- 【特許請求の範囲】 1 第1の種類のの不純物によつて強くドーブされた半
導体基板SU中に、第2の種類の不純物によつて強くド
ーブされた埋込層BUが配置され、埋込層BUおよび半
導体基板SU上に、第1の種類の不純物によつて弱くド
ーブされたエピタキシアル層Eが配置され、エピタキシ
アル層の表面中で埋込層の上方に第2の種類の不純物に
よつて強くドープされた第2の層BLが配置され、第2
の層および埋込層をそれぞれ2個の分離された部分区域
に分割するV字形の溝GRが備えられ、V字形の溝中に
導体路LBが配置されることを特徴とする制御線により
制御されるMOS選択トランジスタ、およびMOS選択
トランジスタに接続された記憶コンデンサから成る記憶
セルを持つ半導体記憶器。 2 溝GRの各側にそれぞれ、埋込層の1つの部分区間
BU1或はBU2、第2の層の1つの部分区間BL1或
はBL2、および導体路LBの1つの導体路区域LB1
或はLB2から成る制御トランジスタAT1或はAT2
が配置され、しかして制御トランジスタAT1或はAT
2と接続された記憶コンデンサは、それぞれ埋込層の1
つの部分区域BU1或はBU2、および半導体基板SU
から形成された障壁Bnから成ることを特徴とする特許
請求の範囲第1項記載の半導体記憶器。 3 第2の層の各部分区域BL1,BL2はビツト線中
に配置され、しかしてV字形の溝GR中の導体路はビツ
ト線に垂直に配置されたワード線WL中に存在すること
を特徴とする特許請求の範囲第2項記載の半導体記憶器
。 4 ワード線WLはポリシリコンから成ることを特徴と
する特許請求の範囲第3項記載の半導体記憶器。 5 埋込層BUおよびエピタキシアル層中のビツト線B
L1,BL2の間に、本来の導電性の層πが配置される
ことを特徴とする特許請求の範囲第1項ないし第4項の
いずれかに記載の半導体記憶器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2619713A DE2619713C2 (de) | 1976-05-04 | 1976-05-04 | Halbleiterspeicher |
DE2619713.7 | 1976-05-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS52134385A JPS52134385A (en) | 1977-11-10 |
JPS6018149B2 true JPS6018149B2 (ja) | 1985-05-09 |
Family
ID=5977056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52051692A Expired JPS6018149B2 (ja) | 1976-05-04 | 1977-05-04 | 半導体記憶器 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4109270A (ja) |
JP (1) | JPS6018149B2 (ja) |
DE (1) | DE2619713C2 (ja) |
FR (1) | FR2350666A1 (ja) |
GB (1) | GB1530094A (ja) |
IT (1) | IT1085458B (ja) |
NL (1) | NL7704864A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6210328A (ja) * | 1985-07-03 | 1987-01-19 | Taisei Corp | 水中コンクリ−ト打設装置 |
JPS63189525A (ja) * | 1987-01-30 | 1988-08-05 | Shimizu Constr Co Ltd | 水中コンクリ−ト打設装置 |
JPH04143316A (ja) * | 1990-08-08 | 1992-05-18 | Horimatsu Kensetsu Kogyo Kk | コンクリート貯留筒を用いた水中コンクリート打設工法およびコンクリート貯留筒 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2737073C3 (de) * | 1977-08-17 | 1981-09-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle |
GB2007430B (en) * | 1977-11-03 | 1982-03-03 | Western Electric Co | Semicinductor device and fabrication method |
JPS54154977A (en) * | 1978-05-29 | 1979-12-06 | Fujitsu Ltd | Semiconductor device and its manufacture |
NL184551C (nl) * | 1978-07-24 | 1989-08-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
JPS5537250U (ja) * | 1978-08-31 | 1980-03-10 | ||
US4238760A (en) * | 1978-10-06 | 1980-12-09 | Recognition Equipment Incorporated | Multi-spectrum photodiode devices |
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US4322822A (en) * | 1979-01-02 | 1982-03-30 | Mcpherson Roger K | High density VMOS electrically programmable ROM |
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US4271418A (en) * | 1979-10-29 | 1981-06-02 | American Microsystems, Inc. | VMOS Memory cell and method for making same |
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NL8005673A (nl) * | 1980-10-15 | 1982-05-03 | Philips Nv | Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. |
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JPH0682800B2 (ja) * | 1985-04-16 | 1994-10-19 | 株式会社東芝 | 半導体記憶装置 |
WO1987000690A2 (en) * | 1985-07-25 | 1987-01-29 | American Telephone & Telegraph Company | High-performance dram arrays including trench capacitors |
JPH0793372B2 (ja) * | 1985-12-16 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
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JPS5066184A (ja) * | 1973-10-12 | 1975-06-04 | ||
US4003036A (en) * | 1975-10-23 | 1977-01-11 | American Micro-Systems, Inc. | Single IGFET memory cell with buried storage element |
-
1976
- 1976-05-04 DE DE2619713A patent/DE2619713C2/de not_active Expired
-
1977
- 1977-02-11 GB GB5813/77A patent/GB1530094A/en not_active Expired
- 1977-04-22 US US05/789,953 patent/US4109270A/en not_active Expired - Lifetime
- 1977-05-03 IT IT23107/77A patent/IT1085458B/it active
- 1977-05-03 NL NL7704864A patent/NL7704864A/xx not_active Application Discontinuation
- 1977-05-03 FR FR7713322A patent/FR2350666A1/fr active Granted
- 1977-05-04 JP JP52051692A patent/JPS6018149B2/ja not_active Expired
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS6210328A (ja) * | 1985-07-03 | 1987-01-19 | Taisei Corp | 水中コンクリ−ト打設装置 |
JPS63189525A (ja) * | 1987-01-30 | 1988-08-05 | Shimizu Constr Co Ltd | 水中コンクリ−ト打設装置 |
JPH04143316A (ja) * | 1990-08-08 | 1992-05-18 | Horimatsu Kensetsu Kogyo Kk | コンクリート貯留筒を用いた水中コンクリート打設工法およびコンクリート貯留筒 |
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---|---|
GB1530094A (en) | 1978-10-25 |
DE2619713A1 (de) | 1977-11-24 |
IT1085458B (it) | 1985-05-28 |
US4109270A (en) | 1978-08-22 |
FR2350666A1 (fr) | 1977-12-02 |
NL7704864A (nl) | 1977-11-08 |
DE2619713C2 (de) | 1984-12-20 |
FR2350666B1 (ja) | 1984-07-20 |
JPS52134385A (en) | 1977-11-10 |
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