JPS6017552A - デ−タ転送制御回路 - Google Patents
デ−タ転送制御回路Info
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- JPS6017552A JPS6017552A JP58125794A JP12579483A JPS6017552A JP S6017552 A JPS6017552 A JP S6017552A JP 58125794 A JP58125794 A JP 58125794A JP 12579483 A JP12579483 A JP 12579483A JP S6017552 A JPS6017552 A JP S6017552A
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- Japan
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- output
- data
- input
- write
- main memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、装置と装置との間でデータ転送を行なう場合
における、データ転送制御回路に関するものである。
における、データ転送制御回路に関するものである。
従来、この種のデータ転送制御回路は、入出力が独自に
制御できないため、片側の装置がデータ送出中、もう一
方の装置は、その転送が終了するまで待ち合わせをする
ものか、または、片側の装置が転送終了したことを、も
う一方に知らせるものが多く、お互いの装置の処理が複
雑となシ、持ち合わせが起とるため、お伝いの装置の処
理能力が低下するなどの欠点があった。
制御できないため、片側の装置がデータ送出中、もう一
方の装置は、その転送が終了するまで待ち合わせをする
ものか、または、片側の装置が転送終了したことを、も
う一方に知らせるものが多く、お互いの装置の処理が複
雑となシ、持ち合わせが起とるため、お伝いの装置の処
理能力が低下するなどの欠点があった。
本発明は、斯かる欠点に鑑みてなされたもので、データ
転送時、入力端と出力側で入出力を独自に制御すること
によシ、相手装置を意識することなく、父、待ち合せを
生ずることのない、効率の良いデータ転送を行なうこと
ができるデータ転送制御回路を提供することを目的とす
る。
転送時、入力端と出力側で入出力を独自に制御すること
によシ、相手装置を意識することなく、父、待ち合せを
生ずることのない、効率の良いデータ転送を行なうこと
ができるデータ転送制御回路を提供することを目的とす
る。
上記目的を達成すべく本発明は、装置と装置との間で、
データ転送を行なう場合における、データ転送制御回路
において、 入力側に設けられて入出力を独自に制御できるファース
トインファーストアウトメモリと、転送データを一時格
納する主メモリと、出力側に設けられて入出力を独自に
制御できるファーストインファーストアウトメモリと、
該入力側ファーストインファーストアウトメモリからの
データを上記主メモリに書込むための制御を行なうライ
トコントロールと、上記主メモリの書込みアドレスを指
定するライトアドレスカウンタと、上記主メモリの読出
しアドレスを指定するリードアドレスカウンタと、該ラ
イトコントロールの制御によシ上記うイトアドレスカウ
/りの出力とリードアドレスカウンタの出力とを切換え
るセレクタと、該ライトアドレスカウンタの値とリード
アトレースカウンタの値とを比較する比較部と、上記主
メモリの内容を読出して上記出力側ファーストインファ
ーストアウトメモリに書込む制御を行なうリードコント
ロールとを備えて成υ、データ転送時、入力側及び出力
側で入出力を各々独自に制御するよう構成したことを特
徴とする。
データ転送を行なう場合における、データ転送制御回路
において、 入力側に設けられて入出力を独自に制御できるファース
トインファーストアウトメモリと、転送データを一時格
納する主メモリと、出力側に設けられて入出力を独自に
制御できるファーストインファーストアウトメモリと、
該入力側ファーストインファーストアウトメモリからの
データを上記主メモリに書込むための制御を行なうライ
トコントロールと、上記主メモリの書込みアドレスを指
定するライトアドレスカウンタと、上記主メモリの読出
しアドレスを指定するリードアドレスカウンタと、該ラ
イトコントロールの制御によシ上記うイトアドレスカウ
/りの出力とリードアドレスカウンタの出力とを切換え
るセレクタと、該ライトアドレスカウンタの値とリード
アトレースカウンタの値とを比較する比較部と、上記主
メモリの内容を読出して上記出力側ファーストインファ
ーストアウトメモリに書込む制御を行なうリードコント
ロールとを備えて成υ、データ転送時、入力側及び出力
側で入出力を各々独自に制御するよう構成したことを特
徴とする。
以下、図面を参照して本発明をさらに詳しく説明する。
第1図は、本発明回路を適用した一実施例を示すブロッ
ク図である。
ク図である。
図において、本発明回路は、入力側に設けられて入出力
を独自に制御できるファーストインファーストアウトメ
モリ(以下FIFOと略記する。)100と、転送デー
タ一時記憶用主メモリ(以下MEMと略記。)200と
、出力側に設けられて入出力を独自に制御できるファー
ストインファーストアウトメモリ(以下FIFOと略記
。)300と、上記入力側F I F 0100からデ
ータを取出して上記M E M 200に書込む制御を
行なうライトコントロール(以下WCTLと略記。)4
00と、上記ME M 200のライトアドレスを指定
するライトアドレスカウンタ(以下WACと略記。)5
00と、上記M E M 200のリードアドレスを指
定するリードアドレスカウンタ(以下RACと略記、
) 600 、!:、リードアドレス又はライトアドレ
スを選択し上記M E M 200に供給するセレクタ
(以下SELと略記。)700と、リードアドレスとラ
イトアドレスとを比較し不一致を検出する比較部(以下
CMPと略記。)800と、上記M E M 200か
らデータを読出して出力側F’IFO300に1′込む
制御を行なうライトコントロール(以下RCTLと略記
。)900とを備えて構成される。
を独自に制御できるファーストインファーストアウトメ
モリ(以下FIFOと略記する。)100と、転送デー
タ一時記憶用主メモリ(以下MEMと略記。)200と
、出力側に設けられて入出力を独自に制御できるファー
ストインファーストアウトメモリ(以下FIFOと略記
。)300と、上記入力側F I F 0100からデ
ータを取出して上記M E M 200に書込む制御を
行なうライトコントロール(以下WCTLと略記。)4
00と、上記ME M 200のライトアドレスを指定
するライトアドレスカウンタ(以下WACと略記。)5
00と、上記M E M 200のリードアドレスを指
定するリードアドレスカウンタ(以下RACと略記、
) 600 、!:、リードアドレス又はライトアドレ
スを選択し上記M E M 200に供給するセレクタ
(以下SELと略記。)700と、リードアドレスとラ
イトアドレスとを比較し不一致を検出する比較部(以下
CMPと略記。)800と、上記M E M 200か
らデータを読出して出力側F’IFO300に1′込む
制御を行なうライトコントロール(以下RCTLと略記
。)900とを備えて構成される。
このように構成される本発明の動作について、入力側及
び出力側に分けて説明する。
び出力側に分けて説明する。
書込みデータがデータ線101を介して、又、書込みパ
ルスが制at線102を介して送られてくると、入力側
F I F O100にデータが格納される。FIF
0100は、入出力が独自に制御できるものであり、1
ワ一ド以上のデータを格納できるものである。F I
F OZooへの書込みは、上記説明の様に連続的に出
力に関係なくできる。F I F 0100は、データ
が書込まれたことを、制御線103を介しWCT L
400に送るとともに、データをM E M 200に
出力する。
ルスが制at線102を介して送られてくると、入力側
F I F O100にデータが格納される。FIF
0100は、入出力が独自に制御できるものであり、1
ワ一ド以上のデータを格納できるものである。F I
F OZooへの書込みは、上記説明の様に連続的に出
力に関係なくできる。F I F 0100は、データ
が書込まれたことを、制御線103を介しWCT L
400に送るとともに、データをM E M 200に
出力する。
WCTL400は、F I F 0100 Kデーター
1)K書込憧れたことを知ると、制御線401を介して
送られてくるライトタイミングによ、?、5EL700
を制御1m 402 K J: ツ?’ W A C5
00側に切換え、MEM200 K書込信号を制御線4
03 Kよって送出する。
1)K書込憧れたことを知ると、制御線401を介して
送られてくるライトタイミングによ、?、5EL700
を制御1m 402 K J: ツ?’ W A C5
00側に切換え、MEM200 K書込信号を制御線4
03 Kよって送出する。
MEM200iI′i、WAC500で示めされたアド
レス[FIFOlooからのデータを、制御線403か
らの書込み信号によって書込む。
レス[FIFOlooからのデータを、制御線403か
らの書込み信号によって書込む。
WCTL400は、一定タイミング後、5EL700の
切換信号およびM E M 200の書込み信号をOF
Fにし、制御線404を介しWAC500にカウントア
ツプパルスを、又、FIFOlooに次のデータ取出し
信号を送る。
切換信号およびM E M 200の書込み信号をOF
Fにし、制御線404を介しWAC500にカウントア
ツプパルスを、又、FIFOlooに次のデータ取出し
信号を送る。
これで、一つのデータの格納を終り、次のデータがある
と、上記動作を繰返し人からM E M 200に格納
していく。
と、上記動作を繰返し人からM E M 200に格納
していく。
次に出力側の動作について説明する。
CM P 800は、常時WAC500とRA C60
0の値を比較しておυ、不一致が生ずると、RCTL9
00に対し、出力すべきデータがあることを知らせる。
0の値を比較しておυ、不一致が生ずると、RCTL9
00に対し、出力すべきデータがあることを知らせる。
RCT L 900は、出力すべきデータがあることを
知ると、FIFO300に1−込可能かどうかを制御線
301によってチェックする。このFIFO300は、
格納できる最大値になると書込禁止信号を送出するよう
になっている。
知ると、FIFO300に1−込可能かどうかを制御線
301によってチェックする。このFIFO300は、
格納できる最大値になると書込禁止信号を送出するよう
になっている。
RCT L 900は、書込が不可能の場合は何もしな
いが、可能の場合は、制御線901を介して送られてく
るリードタイミングにより、FIFO300に制御線9
02を介して書込み信号を送出する。
いが、可能の場合は、制御線901を介して送られてく
るリードタイミングにより、FIFO300に制御線9
02を介して書込み信号を送出する。
一方、S E L 700は、ライト時以外は常にRA
C600側に切換っておシ、M E M 200にはリ
ードアドレスが供給されているため、MEM200から
はRA C600で示されるアドレスのデータが出力さ
れている。F I F 0300は、M E M 20
0からのデータをRCT L 900からの書込み信号
によって書込む。
C600側に切換っておシ、M E M 200にはリ
ードアドレスが供給されているため、MEM200から
はRA C600で示されるアドレスのデータが出力さ
れている。F I F 0300は、M E M 20
0からのデータをRCT L 900からの書込み信号
によって書込む。
RCT L 900は、一定タイミング後、制御線90
2の書込み信号をOFFとし、RA C600にカウン
トアツブノくルスを送出する。父、RCTL900は、
CM P 800で不一致の場合は、PIFO300に
書込み可能ならば、上記動作を繰返す。
2の書込み信号をOFFとし、RA C600にカウン
トアツブノくルスを送出する。父、RCTL900は、
CM P 800で不一致の場合は、PIFO300に
書込み可能ならば、上記動作を繰返す。
なお、制御線401と制御線901の各々のタイミング
は、リードおよびライトで競合を起さないよう位相差を
持たせである。
は、リードおよびライトで競合を起さないよう位相差を
持たせである。
P I F O300は、データ線302.市1j伽l
線303を介し後位装置にデータを出力している。後位
装置が処理を終了すると、FIFO300内の次のデー
タ取出しを、制御線304を介して指示されるため、F
I F 0300は、次データをIBブ〕する。尚、
市U御線303は、データの有効、無効を指示するもの
である。
線303を介し後位装置にデータを出力している。後位
装置が処理を終了すると、FIFO300内の次のデー
タ取出しを、制御線304を介して指示されるため、F
I F 0300は、次データをIBブ〕する。尚、
市U御線303は、データの有効、無効を指示するもの
である。
以上の説明では、一方向の転送であったカニ、両方向の
場合、本発明の回路を逆方向にもう1回路膜ければ良い
。
場合、本発明の回路を逆方向にもう1回路膜ければ良い
。
本発明は以上説明したように人出ノコを独自に制御でき
るデータ転送制御回路を設けることにより、相手装置を
意識することなく、また待ち合わせもない効率の良いデ
ータ転送を行なうことができる効果がある。
るデータ転送制御回路を設けることにより、相手装置を
意識することなく、また待ち合わせもない効率の良いデ
ータ転送を行なうことができる効果がある。
第1図は本発明の一実施例を示すブロック図である。
100・・・入力側ファーストインファーストアウトメ
モリ(FIFO) 200・・・主メモリ(MEM) 300・・・出力側ファーストインファーストアウトメ
モリ(FIFO) 400・・・ライトコントロール(WCTL)500・
・・ライトアドレスカウンタ(WAC)600・・・リ
ードアドレスカウンタ(RAG)700・・・セレクタ
(SEL) 800・・・比較部(CMP)
モリ(FIFO) 200・・・主メモリ(MEM) 300・・・出力側ファーストインファーストアウトメ
モリ(FIFO) 400・・・ライトコントロール(WCTL)500・
・・ライトアドレスカウンタ(WAC)600・・・リ
ードアドレスカウンタ(RAG)700・・・セレクタ
(SEL) 800・・・比較部(CMP)
Claims (1)
- 装置と装置との間で、データ転送を行なう場合における
、データ転送制御回路に卦いて、入力側に設けられて入
出力を独自に制御できるファーストインファーストアウ
トメモリと、転送データを一時格納する主メモリと、出
力側に設けられて入出力を独自に制御できるファースト
インファーストアウトメモリと、該入力側ファーストイ
ンファーストアウトメモリからのデータを上記主メモリ
に書込むための制御を行なうライトコントロールと、上
記主メモリの書込みアドレスを指定するライトアドレス
カウンタと、上記主メモリの読出しアドレスを指定する
リードアドレスカウンタと、該ライトコントロールの制
御によ如上記ライトアドレスカウンタの出力とリードア
ドレスカウンタの出力とを切換えるセレクタと、該ライ
トアドレスカウンタの値とリードアドレスカウンタの値
とを比較する比較部と、上記主メモリの内容を読出して
上記出力側ファーストインファーストアウトメモリに書
込む制御を行なうリードコントロールとを備えて成8す
、データ転送時、入力側及び出力側で入出力を各々独自
に制御するよう構成したことを特徴とするデータ転送制
御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58125794A JPS6017552A (ja) | 1983-07-11 | 1983-07-11 | デ−タ転送制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58125794A JPS6017552A (ja) | 1983-07-11 | 1983-07-11 | デ−タ転送制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6017552A true JPS6017552A (ja) | 1985-01-29 |
Family
ID=14919037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58125794A Pending JPS6017552A (ja) | 1983-07-11 | 1983-07-11 | デ−タ転送制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6017552A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6361325A (ja) * | 1986-09-02 | 1988-03-17 | Canon Inc | デ−タ入出力メモリ |
WO1997037298A1 (en) * | 1996-03-29 | 1997-10-09 | Symbios, Inc. | Fifo memory system |
US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
-
1983
- 1983-07-11 JP JP58125794A patent/JPS6017552A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6361325A (ja) * | 1986-09-02 | 1988-03-17 | Canon Inc | デ−タ入出力メモリ |
WO1997037298A1 (en) * | 1996-03-29 | 1997-10-09 | Symbios, Inc. | Fifo memory system |
US5956492A (en) * | 1996-03-29 | 1999-09-21 | Lsi Logic Corporation | N-deep fixed latency fall-through FIFO architecture |
US6681314B1 (en) | 1998-09-08 | 2004-01-20 | Nec Electronics Corporation | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same |
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