JPS5851358B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5851358B2 JPS5851358B2 JP53062977A JP6297778A JPS5851358B2 JP S5851358 B2 JPS5851358 B2 JP S5851358B2 JP 53062977 A JP53062977 A JP 53062977A JP 6297778 A JP6297778 A JP 6297778A JP S5851358 B2 JPS5851358 B2 JP S5851358B2
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- JP
- Japan
- Prior art keywords
- channel transistor
- channel mos
- transistor
- inverter
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に低消費電力コンプリ
メンタリ・ＭＯＳ （ＣＭＯＳ ）プログラマブル・リ
ードオンメモリ（Ｐ−ＲＯＭ）のセンスアンプ回路に実
施して好適な半導体集積回路装置に関するものである。
メンタリ・ＭＯＳ （ＣＭＯＳ ）プログラマブル・リ
ードオンメモリ（Ｐ−ＲＯＭ）のセンスアンプ回路に実
施して好適な半導体集積回路装置に関するものである。
Ｐ−ＲＯＭはゞ書き込み“、ゝ読み出し“、１消去“の
３つの大きな機能を有し、各々の動作モードの切替えは
使用する電圧端子を選択することによって達成できる。
３つの大きな機能を有し、各々の動作モードの切替えは
使用する電圧端子を選択することによって達成できる。
そして、従来このＰＲＯＭは単チャンネルのトランジス
タで構成されており、そのアドレスされた特定のメモリ
を読み出すセンスアンプは、第１図に示されるようなト
ーテムポール回路によって構成されていた。
タで構成されており、そのアドレスされた特定のメモリ
を読み出すセンスアンプは、第１図に示されるようなト
ーテムポール回路によって構成されていた。
図において、１ａ〜１ｊはＮチャンネルのＭＯＳトラン
ジスタ２ａ 、２ｂは電圧分割用の抵抗、３ａ。
ジスタ２ａ 、２ｂは電圧分割用の抵抗、３ａ。
３ｂは第１の電源電圧ＶＤＤが供給される電源端子、４
ａ、４ｂ・・・・・・・・・４ｅは第２の電源電圧ＶＧ
Ｇが供給される電源端子、５ａ、５ｂは電圧ＶＳＳ の
電源端子（接地端子）、６は電圧ＶＢＢが供給される電
源端子、７はメモリセルである。
ａ、４ｂ・・・・・・・・・４ｅは第２の電源電圧ＶＧ
Ｇが供給される電源端子、５ａ、５ｂは電圧ＶＳＳ の
電源端子（接地端子）、６は電圧ＶＢＢが供給される電
源端子、７はメモリセルである。
そして、破線で囲んだ部分８はセンスアンプを示し、９
はその入力端子、１０はその出力端子である。
はその入力端子、１０はその出力端子である。
このように構成された回路において、各電源端子３〜６
にそれぞれｖＩ）Ｉ）＝５ｖ、ＶＧＧ＝１２Ｖ。
にそれぞれｖＩ）Ｉ）＝５ｖ、ＶＧＧ＝１２Ｖ。
ＶＳＳ＝ＯＶ、ＶＢＢ−−りｖを供給すると動作する。
したがって、メモリセルフに保持されている信号は、５
ｖ〜−５ｖの振幅を持った信号として検出される。
ｖ〜−５ｖの振幅を持った信号として検出される。
そして、この信号を入力端子９を介してセンスアンプ８
で受けるのであるが、このセンスアンプ８はＶＧＧ＝１
２Ｖで動作し、レショ（ｒａｔｉｏ ） 回路のため、
低いセンスレベルで動作し、図中１人“点のレベルを低
レベルゝＬ“におとじ、トーテムポール回路を通って出
力端子１０がら出力される。
で受けるのであるが、このセンスアンプ８はＶＧＧ＝１
２Ｖで動作し、レショ（ｒａｔｉｏ ） 回路のため、
低いセンスレベルで動作し、図中１人“点のレベルを低
レベルゝＬ“におとじ、トーテムポール回路を通って出
力端子１０がら出力される。
ここで、１・−テムポール回路を構成スるＭＯＳトラン
ジスタｌｊ（％ｃ “のゲートは、メモリ信号を受ける
ため、５Ｖ＝−５Ｖで動作しており、ＭＯＳ）ランジス
タ１１１Ｂ“に前段から入力されているレベルの少しの
変化で信号変化を検出することになる。
ジスタｌｊ（％ｃ “のゲートは、メモリ信号を受ける
ため、５Ｖ＝−５Ｖで動作しており、ＭＯＳ）ランジス
タ１１１Ｂ“に前段から入力されているレベルの少しの
変化で信号変化を検出することになる。
しかじなが゛ら、このような回路においては多電源回路
を必要とするので、−電源動作および低消費電力の機能
を損うという欠点を有している。
を必要とするので、−電源動作および低消費電力の機能
を損うという欠点を有している。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされた半導体集積回路装
置を提供するもので、以下、図示する実施例によってそ
の構成等を詳細に説明する。
共にかかる欠点を除去すべくなされた半導体集積回路装
置を提供するもので、以下、図示する実施例によってそ
の構成等を詳細に説明する。
第２図は本発明による半導体集積回路装置の一実施例を
示す構成図で、本発明をＣＭＯＳセンス回路に適用した
場合の一例を示すものである。
示す構成図で、本発明をＣＭＯＳセンス回路に適用した
場合の一例を示すものである。
図において、１１は入力信号が印加される入力端子、１
２は出力信号が得られる出力端子、１３ａ。
２は出力信号が得られる出力端子、１３ａ。
１３ｂは電圧ＶＤＤ＝５Ｖが供給される電源端子、１４
ａ、１４ｂは電圧ＶＳＳ＝ＯＶの電源端子（接地端子）
である。
ａ、１４ｂは電圧ＶＳＳ＝ＯＶの電源端子（接地端子）
である。
１５ａ、１５ｂおよび１５ｃはＰチャンネルのＭＯＳト
ランジスタ、１６ａｔ１６ｂおよび１６ｃはＮチャンネ
ルのＭＯＳトランジスタで、このＰチャンネルのＭＯＳ
）ランジスタ１５ａと１５ｂおよびＮチャンネルのＭＯ
Ｓ）ランジスタ１６ａ、１６ｂは電源端子１３ａと接地
端子１４ａ間に直列に接続されている。
ランジスタ、１６ａｔ１６ｂおよび１６ｃはＮチャンネ
ルのＭＯＳトランジスタで、このＰチャンネルのＭＯＳ
）ランジスタ１５ａと１５ｂおよびＮチャンネルのＭＯ
Ｓ）ランジスタ１６ａ、１６ｂは電源端子１３ａと接地
端子１４ａ間に直列に接続されている。
また、ＰチャンネルのＭＯＳ）ランジスタ１５ｃとＮチ
ャンネルのＭＯＳ）ランジスタ１６ｃは電源端子１３ｂ
と接地端子１４ｂ間に直列に接続されている。
ャンネルのＭＯＳ）ランジスタ１６ｃは電源端子１３ｂ
と接地端子１４ｂ間に直列に接続されている。
そして、ＰチャンネルのＭＯＳトランジスタ１５ａとＮ
チャンネルのＭＯＳ）ランジスタ１６ｂを直列に接続し
たＣＭＯＳインバータのドレイン間に、Ｐチャンネルの
ＭＯＳ）ランジスタ１５ｂとＮチャンネルのＭＯＳ）ラ
ンジスタ１６ａで構成したトランスミッションケートを
挿入し、これらは第１のインバータを構成している。
チャンネルのＭＯＳ）ランジスタ１６ｂを直列に接続し
たＣＭＯＳインバータのドレイン間に、Ｐチャンネルの
ＭＯＳ）ランジスタ１５ｂとＮチャンネルのＭＯＳ）ラ
ンジスタ１６ａで構成したトランスミッションケートを
挿入し、これらは第１のインバータを構成している。
また、ＰチャンネルのＭＯＳ）ランジスタ１５ｃとＮチ
ャンネルのＭＯＳトランジスタ１６ｃを直列に接続し、
ＰチャンネルのＭＯＳ）ランジスタ１５ｃのゲートと、
前記第１のインバータを形成するＮチャンネルのＭＯＳ
）ランジスタ１６ｂのドレインを接続し、Ｎチャンネル
のＭＯＳトランジスタ１６ｃのゲートは、第１のインバ
ータを形成するＰチャンネルのＭＯＳ）ランジスタ１５
ａのドレインに接続され、これらは第２のインバータを
構成している。
ャンネルのＭＯＳトランジスタ１６ｃを直列に接続し、
ＰチャンネルのＭＯＳ）ランジスタ１５ｃのゲートと、
前記第１のインバータを形成するＮチャンネルのＭＯＳ
）ランジスタ１６ｂのドレインを接続し、Ｎチャンネル
のＭＯＳトランジスタ１６ｃのゲートは、第１のインバ
ータを形成するＰチャンネルのＭＯＳ）ランジスタ１５
ａのドレインに接続され、これらは第２のインバータを
構成している。
そして、ＰチャンネルのＭＯＳ）ランジスタ１５ａと１
５ｂおよびＮチャンネルのＭＯＳ）ランジスタ１６ａ＞
１６ｂのゲートはそれぞれ入力端子１１に接続され、Ｐ
チャンネルのＭＯＳ）ランジスタ１５ｃのドレインとＮ
チャンネルのＭＯＳ）ランジスタ１６ｃのドレインの接
続点は出力端子１２に接続されている。
５ｂおよびＮチャンネルのＭＯＳ）ランジスタ１６ａ＞
１６ｂのゲートはそれぞれ入力端子１１に接続され、Ｐ
チャンネルのＭＯＳ）ランジスタ１５ｃのドレインとＮ
チャンネルのＭＯＳ）ランジスタ１６ｃのドレインの接
続点は出力端子１２に接続されている。
つぎにこの第２図に示す実施例の動作を説明する。
まず、第２図はＣ−ＭＯＳインバータのドレインにＣ−
ＭＯＳ）ランスミッションゲートを入れたもので、Ｎチ
ャンネルのＭＯＳ）ランジスタ１６ｂゝＤ“とＰチャン
ネルのＭＯＳ）ランジスタ１５ａＸＸＥ“の相互コンダ
クタンスをＣＭＯＳ）ランスミッションゲートに比べ犬
キ＜とっである。
ＭＯＳ）ランスミッションゲートを入れたもので、Ｎチ
ャンネルのＭＯＳ）ランジスタ１６ｂゝＤ“とＰチャン
ネルのＭＯＳ）ランジスタ１５ａＸＸＥ“の相互コンダ
クタンスをＣＭＯＳ）ランスミッションゲートに比べ犬
キ＜とっである。
いま、入力端子１１に印加する入力信号が低レベルゝＬ
“から高レベルゝＨ″へ変化したとする。
“から高レベルゝＨ″へ変化したとする。
ここで、ＮチャンネルのＭＯＳトランジスタ１６ｂゝＤ
“は相互コンダクタンスが大きなため、そのドレインに
は直ちにゝＬ“レベルが発生し、次段のトーテムポール
回路のＰチャンネルのＭＯＳ）ランジスタ１５ｃゝＧ“
を’ＯＮ“させる。
“は相互コンダクタンスが大きなため、そのドレインに
は直ちにゝＬ“レベルが発生し、次段のトーテムポール
回路のＰチャンネルのＭＯＳ）ランジスタ１５ｃゝＧ“
を’ＯＮ“させる。
一方、ＰチャンネルのＭＯＳ）ランジスタ１５ａ’Ｅ
“ノドレインレベルは、トランスミッションゲートの相
互コンダクタンスが小さなため、ゝＨ“レベルが残って
いる。
“ノドレインレベルは、トランスミッションゲートの相
互コンダクタンスが小さなため、ゝＨ“レベルが残って
いる。
そして、次段の出力レベルは導電型の異なるＮチャンネ
ルのＭＯＳ）ランジスタ１６ｂ’Ｄ“、Ｐチャンネルの
ＭＯＳトランジスタ１５ａゝＥ“のレベルによって低レ
ベルゝＬ“から高レベルゝＨ“へ変化することになる。
ルのＭＯＳ）ランジスタ１６ｂ’Ｄ“、Ｐチャンネルの
ＭＯＳトランジスタ１５ａゝＥ“のレベルによって低レ
ベルゝＬ“から高レベルゝＨ“へ変化することになる。
この結果、入力レベルの小さな変化によって、センス回
路が動作することになる。
路が動作することになる。
かくして、Ｃ−ＭＯ８回路の特長である一電源電圧動作
および低消費電力の機能を損うことのない高性能のセン
スアンプを実現することができる。
および低消費電力の機能を損うことのない高性能のセン
スアンプを実現することができる。
第３図は本発明の他の実施例を示す回路図である。
第３図において第２図と同一部分には同一符号を付して
説明を省略する。
説明を省略する。
第２図の回路においては、入力レベルの変化が出力回路
に速く伝わるが、入力インバータの電流はＰチャンネル
のＭＯＳトランジスタ１５ａゝＥ“のレベル力変化する
まで流れ続けるという不都合を生ずるが、この第３図の
回路はこれらを補償するようにしたものである。
に速く伝わるが、入力インバータの電流はＰチャンネル
のＭＯＳトランジスタ１５ａゝＥ“のレベル力変化する
まで流れ続けるという不都合を生ずるが、この第３図の
回路はこれらを補償するようにしたものである。
すなわち、半導体記憶装置では、時としてゝＬ“信号の
検出、あるいは′Ｈ“信号の検出を行なえばよい場合が
あるが、このような場合、上記不都合は第３図に示す実
施例の回路によってカバーすることができる。
検出、あるいは′Ｈ“信号の検出を行なえばよい場合が
あるが、このような場合、上記不都合は第３図に示す実
施例の回路によってカバーすることができる。
この回路は、トランスミッションゲートのＮチャンネル
ＭＯＳ）ランジスタ１６ａのゲートとトーテムポール回
路の出力を接続したもので、この場合トーテムポール回
路の出力が低レベルゝＬ“から高レベル′ＸＨ“へ変化
すると、ＮチャンネルのＭＯＳ）ランジスタ１６ａを’
ＯＮ“させ、ＰチャンネルのＭＯＳ）ランジスタ１５ａ
ゝＥ“のレベルを直ちに低レベルゝＬ“へ降下せしめる
ことができる。
ＭＯＳ）ランジスタ１６ａのゲートとトーテムポール回
路の出力を接続したもので、この場合トーテムポール回
路の出力が低レベルゝＬ“から高レベル′ＸＨ“へ変化
すると、ＮチャンネルのＭＯＳ）ランジスタ１６ａを’
ＯＮ“させ、ＰチャンネルのＭＯＳ）ランジスタ１５ａ
ゝＥ“のレベルを直ちに低レベルゝＬ“へ降下せしめる
ことができる。
以上、本発明を低レベル９Ｌ“を検出する場合を例にと
って説明したが、本発明はこれに限定されるものではな
（、高レベルゝＨ“検出についても容易に組立ることか
できる。
って説明したが、本発明はこれに限定されるものではな
（、高レベルゝＨ“検出についても容易に組立ることか
できる。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、簡単な構成によってＣ−ＭＯ
８回路の特長である一電源動作、低消費電力の機能を損
うことのない高性能のセンスアンプを得ることができる
ので、実用上の効果は極めて犬である。
な手段を用いることなく、簡単な構成によってＣ−ＭＯ
８回路の特長である一電源動作、低消費電力の機能を損
うことのない高性能のセンスアンプを得ることができる
ので、実用上の効果は極めて犬である。
また、集積回路技法に適するという点においても極めて
有効である。
有効である。
第１図は従来の半導体集積回路装置の一例を示す構成図
、第２図は本発明による半導体集積回路装置の一実施例
を示す構成図、第３図は本発明の他の実施例を示す構成
図である。 １５ａ〜１５ｃ・・・・・・ＰチャンネルＭＯＳトラン
ジスタ、１６ａ〜１６ｃ・・・・・・ＮチャンネルＭＯ
Ｓトランジスタ。
、第２図は本発明による半導体集積回路装置の一実施例
を示す構成図、第３図は本発明の他の実施例を示す構成
図である。 １５ａ〜１５ｃ・・・・・・ＰチャンネルＭＯＳトラン
ジスタ、１６ａ〜１６ｃ・・・・・・ＮチャンネルＭＯ
Ｓトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１チヤンネルのトランジスタと第２チヤンネルの
トランジスタを直列に接続したＣＭＯＳインバータのド
レイン間に第１チヤンネルのトランジスタと第２チヤン
ネルのトランジスタで構成したトランスミッションゲー
トを挿入してなる第１のインバータと、第１チヤンネル
のトランジスタと第２チヤンネルのトランジスタを直列
に接続し、該第１チヤンネルのトランジスタのゲートと
前記第１のインバータの第２チヤンネルのトランジスタ
のドレインを接続し、かつ第２チヤンネルのトランジス
タのゲートと前記第１のインバータの第１チヤンネルの
トランジスタのドレインを接続してなる第２のインバー
タによって構成したことを特徴とする半導体集積回路装
置。 ２ 第１チヤンネルのトランジスタと第２チヤンネルの
トランジスタで構成したトランスミッションケートの前
記第２チヤンネルのトランジスタのケートを、第２のイ
ンバータを構成する第１チヤンネルのトランジスタのド
レインと第２チヤンネルのトランジスタのドレインとの
接続点に接続したことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062977A JPS5851358B2 (ja) | 1978-05-25 | 1978-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062977A JPS5851358B2 (ja) | 1978-05-25 | 1978-05-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54153539A JPS54153539A (en) | 1979-12-03 |
| JPS5851358B2 true JPS5851358B2 (ja) | 1983-11-16 |
Family
ID=13215916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53062977A Expired JPS5851358B2 (ja) | 1978-05-25 | 1978-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851358B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146275U (ja) * | 1986-03-04 | 1987-09-16 | ||
| JPH06208664A (ja) * | 1993-01-11 | 1994-07-26 | Toppan Printing Co Ltd | Ｉｃカード |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2947042B2 (ja) * | 1993-12-28 | 1999-09-13 | 日本電気株式会社 | 低位相差差動バッファ |
-
1978
- 1978-05-25 JP JP53062977A patent/JPS5851358B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146275U (ja) * | 1986-03-04 | 1987-09-16 | ||
| JPH06208664A (ja) * | 1993-01-11 | 1994-07-26 | Toppan Printing Co Ltd | Ｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54153539A (en) | 1979-12-03 |
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