JPH0498173A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0498173A JPH0498173A JP2215429A JP21542990A JPH0498173A JP H0498173 A JPH0498173 A JP H0498173A JP 2215429 A JP2215429 A JP 2215429A JP 21542990 A JP21542990 A JP 21542990A JP H0498173 A JPH0498173 A JP H0498173A
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- transistors
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の概要]
半導体回路、特に半導体装置の試験モード用入力検出回
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、トランジスタの閾値をVth、個数を
nとして、nVthを生じるトランジスタ群と負荷素子
を直列にして電源と入力端子との間に接続し、その直列
接続点を出力端(N1)としてなる第1の回路と、該出
力端の出力をケートに受けるトランジスタと、電源電圧
をゲートに受けるトランジスタとを直列にして電源とグ
ランド間に接続し、その直列接続点を出力端としてなる
第2の回路と、該第2の回路の出力を受け、試験モード
信号を出力するインバークとを備える構成とする。
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、トランジスタの閾値をVth、個数を
nとして、nVthを生じるトランジスタ群と負荷素子
を直列にして電源と入力端子との間に接続し、その直列
接続点を出力端(N1)としてなる第1の回路と、該出
力端の出力をケートに受けるトランジスタと、電源電圧
をゲートに受けるトランジスタとを直列にして電源とグ
ランド間に接続し、その直列接続点を出力端としてなる
第2の回路と、該第2の回路の出力を受け、試験モード
信号を出力するインバークとを備える構成とする。
本発明は半導体回路、特に半導体装置の試験モード用入
力検出回路に関する。
力検出回路に関する。
半導体記憶装置などでは通常入力より電圧値が高い入力
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
従来の試験モード用入力検出回路の一例を第3図に示す
。T、〜Tnはゲートとドレインを短絡したnチャネル
エンハンスメントのMOS)ランジスタ、T1.はゲー
トとソースを短絡したnチャネルデプリーションのMO
S)ランジスタであり、これらn+1個のトランジスタ
は直列になって端子10とグランドとの間に接続される
。T12はデプリーション、T、3はエンハンスメント
の各nチャネルMO3I−ランジスタで、これらは直列
になって電源VCCとグランドとの間に接続され、イン
バータを構成する。トランジスタT11のゲートはトラ
ンジスタT7と’I’11との接続点N、へ接続され、
トランジスタT1゜のゲートはソースへ接続され、この
ソースが出力端面になる。端子10は半導体装置の通常
の回路(当該試験では使用しない回路など)への入力端
子ともなるもので、この端子IOに加える電圧VINが
通常の電圧(電源電圧VCC以下)なら通常の回路20
が動作して試験用回路は動作せず、端子10に加える電
圧VINが通常の電圧より高いどき試験用回路が動作す
る。
。T、〜Tnはゲートとドレインを短絡したnチャネル
エンハンスメントのMOS)ランジスタ、T1.はゲー
トとソースを短絡したnチャネルデプリーションのMO
S)ランジスタであり、これらn+1個のトランジスタ
は直列になって端子10とグランドとの間に接続される
。T12はデプリーション、T、3はエンハンスメント
の各nチャネルMO3I−ランジスタで、これらは直列
になって電源VCCとグランドとの間に接続され、イン
バータを構成する。トランジスタT11のゲートはトラ
ンジスタT7と’I’11との接続点N、へ接続され、
トランジスタT1゜のゲートはソースへ接続され、この
ソースが出力端面になる。端子10は半導体装置の通常
の回路(当該試験では使用しない回路など)への入力端
子ともなるもので、この端子IOに加える電圧VINが
通常の電圧(電源電圧VCC以下)なら通常の回路20
が動作して試験用回路は動作せず、端子10に加える電
圧VINが通常の電圧より高いどき試験用回路が動作す
る。
即ちトランジスタT、−T、、はその閾値電圧をVいと
すると、n個直列であるから全体でnVt。
すると、n個直列であるから全体でnVt。
になり、これ以上の電圧でないとオンしない。nVい〉
VCCにしておくと条件が満足され、端子10にVCC
以下の通常電圧(信号)が印加されるときはT1〜Tn
はオフ、従ってノードN1の電位はL(グランド)レベ
ル、出力画はHレベルになる。これは非試験モードであ
り、本デバイスがメモリならリード/ライトモードをと
る。端子10にVCCより高い電圧(試験電圧)■1を
加えるとT1〜Tllはオン、/−FN、はVT n
Vtbになる。トランジスタTI3はこれを受けてオン
になり、出力画はLになる。これは試験モードを指示す
る。
VCCにしておくと条件が満足され、端子10にVCC
以下の通常電圧(信号)が印加されるときはT1〜Tn
はオフ、従ってノードN1の電位はL(グランド)レベ
ル、出力画はHレベルになる。これは非試験モードであ
り、本デバイスがメモリならリード/ライトモードをと
る。端子10にVCCより高い電圧(試験電圧)■1を
加えるとT1〜Tllはオン、/−FN、はVT n
Vtbになる。トランジスタTI3はこれを受けてオン
になり、出力画はLになる。これは試験モードを指示す
る。
端子10に加える試験電圧■7はvcc=5■に対して
IOVなどの高電圧とするが、nVthにバラつきがあ
るとV、−nVいも変わり、それが低すぎるとトランジ
スタ’I”13はオンしないことになる。これでは5I
G−Lにならず、試験モードにすることができない。ま
たn”thが低過ぎると、通常モードで端子10にVc
c(これも変動がある)を加えてもT1〜Tイがオンに
なり、端子1oがらグランドへのパスができて、リーク
電流が流れる恐れがある。
IOVなどの高電圧とするが、nVthにバラつきがあ
るとV、−nVいも変わり、それが低すぎるとトランジ
スタ’I”13はオンしないことになる。これでは5I
G−Lにならず、試験モードにすることができない。ま
たn”thが低過ぎると、通常モードで端子10にVc
c(これも変動がある)を加えてもT1〜Tイがオンに
なり、端子1oがらグランドへのパスができて、リーク
電流が流れる恐れがある。
本発明はか−る点を改善し、入力端子に電源電圧より高
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作廿ず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作廿ず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
第1図に示すように本発明ではトランジスタT1のゲー
ト、ソースを、第3図ではグランドへ接続していたもの
を、電源V’ccへ接続する。また第3図の斗うンジス
タT Ii + ’ T (3は第1図ではいずれもエ
ンハンスメントのnチャネルMO3)ランジスタT、、
、’、T、、とし、TI4のゲートをノードN。
ト、ソースを、第3図ではグランドへ接続していたもの
を、電源V’ccへ接続する。また第3図の斗うンジス
タT Ii + ’ T (3は第1図ではいずれもエ
ンハンスメントのnチャネルMO3)ランジスタT、、
、’、T、、とし、TI4のゲートをノードN。
へ、T15のゲートをVCCへ接続する。またこれらの
直列接続点N2の出力を試験モード信号面とせず、この
ノードN2の出力を受けるインバータINVの出力を試
験モード信号流とする。
直列接続点N2の出力を試験モード信号面とせず、この
ノードN2の出力を受けるインバータINVの出力を試
験モード信号流とする。
トランジスタTI4とT’15の、ゲート長りとゲート
幅Wの比L/Wは、TI4のゲート電圧もVCCのとき
出力端N2はLレベルであるように選定する。
幅Wの比L/Wは、TI4のゲート電圧もVCCのとき
出力端N2はLレベルであるように選定する。
この第1図では第3図と同じ部分には同じ符号が付して
あり、従って10は入力端子、20は通常の回路である
。ゲート、ソース短絡のnチャネルデプリーションMO
3)ランジスタTIlは常時オンで、抵抗として働く。
あり、従って10は入力端子、20は通常の回路である
。ゲート、ソース短絡のnチャネルデプリーションMO
3)ランジスタTIlは常時オンで、抵抗として働く。
(作用〕
この第1図の回路ではトランジスタ’I’11のソース
電位がVCCであるから、端子10にVCC以下の電圧
を加えたのではトランジスタT1〜Tn、(Tnは図示
しない)がオンになることはなく、従って通常モードで
リーク電流が流れることはない。
電位がVCCであるから、端子10にVCC以下の電圧
を加えたのではトランジスタT1〜Tn、(Tnは図示
しない)がオンになることはなく、従って通常モードで
リーク電流が流れることはない。
試験モードにするには端子IOにVCC+α(α〉0)
を加えてT1〜T7をオンにし、ノードN。
を加えてT1〜T7をオンにし、ノードN。
の電位を上昇させる。このときトランジスタTI4は一
層オンになり、ノードN2はHレベルになり、インバー
タINVの出力SIGはLになって試験モードを指示す
る。こうして確実にVCC+αで試験に入ることができ
る。また、端子10にVCC以下の電圧を加えたのでは
リークする事はないから、直列トランジスタT1〜Tf
iの個数は少なくてよく、少なければ試験時のノードN
1の電位■7nVthは高いので、nVいに多少のバラ
つきがあってもノードN1は充分Hレベルになり、つれ
てノードN2も充分Hレベルになって試験モード信号面
を確実に発生することができる。
層オンになり、ノードN2はHレベルになり、インバー
タINVの出力SIGはLになって試験モードを指示す
る。こうして確実にVCC+αで試験に入ることができ
る。また、端子10にVCC以下の電圧を加えたのでは
リークする事はないから、直列トランジスタT1〜Tf
iの個数は少なくてよく、少なければ試験時のノードN
1の電位■7nVthは高いので、nVいに多少のバラ
つきがあってもノードN1は充分Hレベルになり、つれ
てノードN2も充分Hレベルになって試験モード信号面
を確実に発生することができる。
第1図の回路を詳述すると、T1・・・・・・はn個直
列の、ゲート、ドレイン短絡のエンハンスメントnチャ
ネルMO3I−ランジスタ、Tllはゲート、ソース短
絡のデプリーションnチャネルMOSトランジスタで、
これらは直列に接続され、T1のゲート、ドレインが端
子10に、Tllのゲート、ソースが電源VCCに接続
され、T、(図示しない)とTllの接続点N、が出力
端になる。トランジスタT14.T、、はnチャネルエ
ンハンスメントのMOS)ランジスタで、これらは直列
になって電源VCCとグランドとの間に接続され、これ
らの直列接続点N2が出力端になり、TI4のゲートは
出力端N1に、TI5のゲートはVCCへ接続される。
列の、ゲート、ドレイン短絡のエンハンスメントnチャ
ネルMO3I−ランジスタ、Tllはゲート、ソース短
絡のデプリーションnチャネルMOSトランジスタで、
これらは直列に接続され、T1のゲート、ドレインが端
子10に、Tllのゲート、ソースが電源VCCに接続
され、T、(図示しない)とTllの接続点N、が出力
端になる。トランジスタT14.T、、はnチャネルエ
ンハンスメントのMOS)ランジスタで、これらは直列
になって電源VCCとグランドとの間に接続され、これ
らの直列接続点N2が出力端になり、TI4のゲートは
出力端N1に、TI5のゲートはVCCへ接続される。
試験モード信号面は、ノードN2の出力をインバータI
NVで反転して得る。
NVで反転して得る。
トランジスタTI4とT15は、そのゲート長しとゲー
ト幅Wの比L/Wを、TI4のゲート電圧が■。。
ト幅Wの比L/Wを、TI4のゲート電圧が■。。
のときノードN2の出力がLになるようにする。
つまりこの場合トランジスタ’I”+4とTI5は同じ
ゲート電圧VCCを受けるが、このゲート電圧ではトラ
ンジスタTI4よりTI5の方が低抵抗で、ノードN2
に現われる電源VCCの分割電圧はインバータINVの
閾値電圧以下となるようにする。
ゲート電圧VCCを受けるが、このゲート電圧ではトラ
ンジスタTI4よりTI5の方が低抵抗で、ノードN2
に現われる電源VCCの分割電圧はインバータINVの
閾値電圧以下となるようにする。
今、端子10に電源■cc以下の通常電圧を印加すると
、トランジスタT、〜T7はオフ、従ってノードN1は
■。になる。このときノードN2はLレベル、出力流は
Hレベルである。
、トランジスタT、〜T7はオフ、従ってノードN1は
■。になる。このときノードN2はLレベル、出力流は
Hレベルである。
端子IOにVCCより高い試験電圧■、を加えるとトラ
ンジスタT、−T11はオン、ノードN、はV、−nV
thになる。これはVCCより高いのでトランジスタT
I4は一層導通的になり、T”tsと’I”+4による
電源■ccの分割電圧であるノードN2の電圧はHレベ
ルになる。従って信号面はLレベルになり、試験モード
を指示する。
ンジスタT、−T11はオン、ノードN、はV、−nV
thになる。これはVCCより高いのでトランジスタT
I4は一層導通的になり、T”tsと’I”+4による
電源■ccの分割電圧であるノードN2の電圧はHレベ
ルになる。従って信号面はLレベルになり、試験モード
を指示する。
この回路では直列トランジスタT、〜T□、Tllの一
端10がV 1 Hを、他端がVCCを受けるので、V
IN>VCeでなければ動作しない(T1〜Tn、オフ
)ことは明らかで、従って端子10にVCC以上の通常
電圧が印加されてもリーク電流を生じることはない。試
験モードに入るには■IH−■cC+α(α〉0)であ
る電圧VINを、端子lOに加える必要がある。
端10がV 1 Hを、他端がVCCを受けるので、V
IN>VCeでなければ動作しない(T1〜Tn、オフ
)ことは明らかで、従って端子10にVCC以上の通常
電圧が印加されてもリーク電流を生じることはない。試
験モードに入るには■IH−■cC+α(α〉0)であ
る電圧VINを、端子lOに加える必要がある。
またリーク電流の恐れがなければトランジスタT1〜T
nの個数は少なくてよく、これで試験時のノードN1の
電圧V、−nVthを高くすることができ、nVいが少
々バラついても確実にノードN2をH1出力藷をLにす
ることができる。
nの個数は少なくてよく、これで試験時のノードN1の
電圧V、−nVthを高くすることができ、nVいが少
々バラついても確実にノードN2をH1出力藷をLにす
ることができる。
トランジスタTI3とTI4は通常時はそのL/Wで出
力ノードN2の電位をLレベルにするので、LまたはW
の一方は同一にしてプロセスバラっきに強くしておくと
よい。
力ノードN2の電位をLレベルにするので、LまたはW
の一方は同一にしてプロセスバラっきに強くしておくと
よい。
トランジスタT5.はトランジスタT、〜T7の負荷に
なるもので、従って抵抗で置き換えてもよい。またトラ
ンジスタT 、、、 T、、は抵抗比が重要で、従って
エンハンスメント型の代りにデプリージョン型でもよい
。
なるもので、従って抵抗で置き換えてもよい。またトラ
ンジスタT 、、、 T、、は抵抗比が重要で、従って
エンハンスメント型の代りにデプリージョン型でもよい
。
第1図は本発明回路を示す回路図、
第2図は動作説明用の波形図、
第3図は従来例を示す回路図である。
第1図でT1.・・・・・・はn(l)直列のトランジ
スタ、’I”I+は負荷となるトランジスタ、10は入
力端子、T14.’T、5はトランジスタ、INVはイ
ンバータである。
スタ、’I”I+は負荷となるトランジスタ、10は入
力端子、T14.’T、5はトランジスタ、INVはイ
ンバータである。
Claims (1)
- 【特許請求の範囲】 1、トランジスタの閾値をV_t_h、個数をnとして
、nV_t_hを生じるトランジスタ群(T_1〜T_
n)と負荷素子(T_1_1)を直列にして電源(V_
c_c)と入力端子(10)との間に接続し、その直列
接続点を出力端(N_1)としてなる第1の回路と、該
出力端(N_1)の出力をゲートに受けるトランジスタ
(T_1_4)と、電源電圧(V_c_c)をゲートに
受けるトランジスタ(T_1_5)とを直列にして電源
とグランド間に接続し、その直列接続点(N_2)を出
力端としてなる第2の回路と、 該第2の回路の出力を受け、試験モード信号を出力する
インバータ(INV)とを備えることを特徴とする半導
体回路。 2、第1の回路は、ゲートとドレインを短絡したn個の
エンハンスメント型MOSトランジスタ(T_1〜T_
n)と、ゲートとソースを短絡したデプリーションMO
Sトランジスタ(T_1_1)からなる負荷素子で構成
されることを特徴とする請求項1記載の半導体回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
US07/746,148 US5111136A (en) | 1990-08-15 | 1991-08-14 | Semiconductor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0498173A true JPH0498173A (ja) | 1992-03-30 |
JPH0743399B2 JPH0743399B2 (ja) | 1995-05-15 |
Family
ID=16672193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2215429A Expired - Fee Related JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5111136A (ja) |
JP (1) | JPH0743399B2 (ja) |
Cited By (1)
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