JPS6016664B2

JPS6016664B2 - デ−タ転送装置

Info

Publication number: JPS6016664B2
Application number: JP52129985A
Authority: JP
Inventors: 邦彦衛藤; 保石垣; 邦幸丹羽
Original assignee: Toyoda Koki KK
Current assignee: Toyoda Koki KK
Priority date: 1977-10-28
Filing date: 1977-10-28
Publication date: 1985-04-26
Also published as: FR2407524A1; JPS5463645A; GB2009468B; US4298928A; GB2009468A

Description

【発明の詳細な説明】本発明は２台の演算処理装置の間で多量のデータを常に
交換するデータ転送装置に関するもので、その目的とす
るところは、２台の演算処理装置のそれぞれにデータ転
送用の書き換え可能なメモリを設けてこのメモリの間で
データ転送を行うようにし、演算処理装置が全く関与す
ることなしに演算処理装置の演算処理動作と並行してデ
ータ転送を行うことにある。

近年、生産機械の大規模化、システム化に伴い大規模で
複雑な制御が要求されるようになった。

このため、現在ではシーケンスコントローフ、ミニコン
ピュータシステム等のいわゆる演算処理装贋を複数台使
用し、各演算処理装置のそれぞれに分散して得意な分Ｍ
野の制御および演算処理を行わせるようにしているが、
これらの各演算処理装置の間では、制御の連携を取るた
めに多量のデータ交換を行う必要がある。従来から行わ
れている一番簡単なデータ転送の方法は、転送すべき信
号ごとに入出力ボートと信号線を設けて演算処理装置の
間を連結する方法であるが、このようにすると、転送す
べき信号に対応した数だけ入出力ボートと信号線が必要
となり、転送すべきデータが数百以上にも及ぶ場合には
実装が困難であるだけでなく、信号線の短絡、断線等の
危険性が増大し信頼性が低下してしまう欠点がある。

このような欠点をなくすためには、各演算処理装置に設
けられているメモリの内部にデータ転送用の記憶エリア
を設けるとともに、この記憶エリアのデータを所定の単
位、例えば８ビット１ワード毎に交互に転送するように
すればよい。

しかしながら、このようなデータ転送を行うためには、
それぞれの演算処理装置に、入力されたデータをメモリ
に書き込んだり、メモリからデータを読み出して送出す
る機能が必要となるだけでなく、メモリに記憶されたデ
ータを入出力データとして処理をする能力が必要となる
ため、メモリに記憶されたシーケンスプログラムに基づ
いて入出力要素のオンオフのテストを行いテスト結果に
基づいて出力要素の付勢無勢を行うだけの機能しか有し
ない専用機化されたシーケンスコントローラを演算処理
装置として使用する場合にはこのようなデータ転送を行
うことができない。また、コンピュータ方式の演算処理
装置においては、メモリへのデータの書き込み、メモリ
からのデータの読み出しを行うことができるが、データ
の発信およびデータの受信の度に制御プログラムを中断
してデータ転送を行うため、転送するデータの量が多い
場合には、制御プログラムの実行時間が長くなり、制御
に支障が生じる。

一方、２台の演算処理装置に対して共通のメモリをどち
らか一方の演算処理装置に設け、このメモリに転送した
いデータを入出力信号として書き込んだり、読み出した
りする方法も考えられるが、このようにすると、２台の
演算処理装置が同時にメモリに対して読み出し、書き込
みを行う窓れがあるため、２台の演算処理装置を同期し
て動作させたり、優先順位を決めて一方を待期させてお
かなければならないだけでなく、どちらか一方の演算処
理装置は、演算処理装鷹間を接続する信号線およびフオ
トアイソレーションを介してメモリに接続されるため、
データの読み出し、書き込みに時間がかかり、演算サイ
クルの周期を長くしないと読み出し、書き込みを行うこ
とができない欠点がある。

本発明はかかる点に鑑みてなされたもので、それぞれの
演算処理装置にデータ転送用のメモリを設けるとともに
、演算処理装置がそれぞれの演算処理菱鷹に設けられた
メモリをアクセスしていないときにメモリに対する読み
出しと費き込みを行って、メモリのデータを自動的に転
送するようにしたことを特徴とするものである。

以下本発明の実施例を図面に基づいて説明する。

第１図において、１と２は演算処理装置を示し、３ａと
３ｂはデータ転送装置を示す。演算処理装魔１はハード
ウェアで構成された、いわゆる専用機タイプのシーケン
スコントローフで、演算制御回路１０、主メモリ１１、
入出力回路１２クロック回路１３とから主に構成されて
いる。

演算制御回路１０はクロック回路１３から送出される制
御クロックＣＬＩ〜ＣＬＩ０，ＯＰに同期して、主メモ
リ１１からのシーケンスプログラムの読み出しとシーケ
ンスプログラムの実行とを交互に行うもので、本実施例
においてはＣＬＩ〜ＣＬ５でシーケンスプログラムの読
み出しを行い、ＣＬ６〜ＣＬＩＯでシーケンスプログラ
ムの実行を行うようになっている。一方、入出力回路１
２は、演算制御回路１０から送出される入出力アドレス
データｌＯＡＤによって押ボタンスイッチ凶、リミット
スイッチは等の入力要素およびリレーＣＲ等の出力要素
の中から１つの入出力要素を選択するもので、選択され
た入出力要素のオンオフ状態がオンオフ信号１０Ｄとし
て演算制御回路１０に与えられ、演算制御回路ＩＤに
よってオンオフ信号１０Ｄが読み込まれる。

また、演算制御回路１０から付勢信号ＳＯＮまたは無勢
信号ＳＯＦが出力されると、入出力回路１２は選択した
出力要素を付勢または無勢する。オンオフ信号１０Ｄの
読み込みは読み出されたシーケンスプログラムがテスト
命令のときに行われ、付勢信号ＳＯＮ無勢信号ＳＯＦの
送出は読み出されたシーケンスブログラムが出力命令で
あるときに行われるが、オンオフ信号１０Ｄの読み込み
と、付勢信号ＳＯＮおよび無勢信号ＳＯＦの送出はいず
れもＣＬ８のタイミングで行われるようになっており、
他のタイミングで演算制御回路１０と入出力回路１２と
の間で信号の転送が行われることはない。また、この演
算処理装置１には、データ転送装置３ａ内のメモリ３０
ａにデータを書き込んだり、相手側のデータ転送装置３
ｂから転送されるメモリ３０ａに書き込まれたデータを
読み出したりするビット選択回路１４，１５が設けられ
ている。

これらのビット選択回路１４，１５は演算制御回路１０
から出力される入出力アドレスデータｌＯＡＤの内、下
位３ビットのデータによって、メモリ３０ａの記憶単位
である１ワードを構成する８ビットの中から１つのビッ
トを選択してデータの読み出しと書き込みを行うもので
、ビット選択回路１４は選択したビットの“０’’，“
１”の状態をオンオフ信号１０Ｄとして演算制御回路１
Ｗこ出力するようになっており、ビット選択回路１５は
演算制御回路１０から出力されるＳＯＮと無勢信号Ｓ
ＯＦとによって、選択したビットをそれぞれ“１”，“
０”に書き換え再び８ビットのデータとして出力するよ
うになっている。したがって、演算制御回路１０から出
力される入出アドレスデータの上位ビット、例えば入出
力アドレスの内、メモリ３０ａに割り当てられたアドレ
スのデータが１１ビットであれば上位８ビットによって
メモリ３０ａ内の１つのワードが選択され、下位３ビッ
トのデータによって１ワードの内の１つのビットが選択
される。

そして、選択されたビットの信号状態が読み出されたり
、信号状態が書き換えられたりする。なお、このビット
単位の読み出しと書き換えも制御クロックＣＬ８のタイ
ミングで行われる。一方、演算処理装置２は、マイクロ
コンピュータ、ミニコンピュータ等の演算処理部２０と
主メモリ２１とから構成され、数値制御演算や品質管理
の為の演算処理等を行って外部装置４を制御するように
なっている。

また、演算処理部２０はデータ転送装置３ｂ内のメモｌ
ｊ３０ｂの任意のアドレスを指定して、１ワード単位で
データの読み出しと書き込みを行うために、８ビットの
入出力ボート２０ａ〜２０ｃを有している。データ転送
装置３ａ，３ｂは、演算処理装贋１，２によつてメモリ
３０ａ，３０ｂがアクセスされていないことを検出する
回路のみが異なり、他の回路は全く同一となっている。

このため、同じ働きをする回路には同じ番号を付け、末
尾のａとｂによってデータ転送装置３ａの回路であるの
かデータ転送装置３ｂの回路であるのかを区別してある
。以下、データ転送装置３ａを主にして説明する。

データ転送装置３ａはメモリ３０ａ、パラレルシリアル
変換回路３１ａ，３２ａ、シリアルパラレル変換回路３
３ａ，３４ａ、、読み出しカゥンタ３５ａ、発振回路３
６ａ、クロック発生回路３７ａ、フリツプフロツプＦＦ
１ａ〜ＦＦ４ａ、ゲートＧ１ａ〜Ｇ５ａ、アンドゲー
トＡＧ１ａ〜ＡＧ６ａによって構成されている。フリ
ツプフロツプＦＦＩａは演算処理装置１によってメモリ
３０ａがアクセスされていないことを検出するもので、
このフリップフロツプＦＦ１ａは演算処理菱贋１のクロ
ック回路１３から送出される制御クロックＣＬ９によっ
てセットされ、次のクロツクサイクルのＣＬ２によって
リセットされるようになっている。

したがって、このフリップフロップＦＦ１ａは、第２図
ｂに示すように、ＣＬ９になって、演算処理装置１によ
って入出力回路１２とメモリ３０ａがアクセスされなく
なるとセットされ、この後、４クロック分の期間だけセ
ットされていることになる。このＣＬ９〜ＣＬ２の間は
、演算処理装置１によってメモリ３０ａがアクセスされ
ることはないため、フリツプフロツプＦＦ１ａがセット
されている間に、メモリ３０ａに対してデータ転送のた
めのデータ読み出しと書き込みが行われる。クロツク発
生回路３７ａは、ゲートＧＩａ〜Ｇ５ａとアンドゲート
ＡＧＩａ〜ＡＧ６ａの開閉を制御してデータ転送のタイ
ミングを取るための回路で、フリップフロツプＦＦ１ａ
のセット出力端子Ｑから出力される信号の立上がりを検
出し、発振回路３６ａから出力される第２図ｃに示す基
準クロックＣＳａに同期して第２図ｅ〜ｉに示すような
−遂の転送クロックＫ１ａ〜Ｋ５ａを１回だけ送出する
ようになっている。

したがって、第３図ｄに示すように、フリツプフロツプ
ＦＦ１ａがセットされる度に、転送クロックＫ１ａ〜Ｋ
５ａが連鎖的に出力される。なお、発振回路３６ａから
出力されるクロツクＣＫａはメモリ３０ａの書き込み動
作等に使用される補助的なクロックで、第２図ｄに示す
ようにパルスの幅は転送クロツクＫ１ａ〜Ｋ５ａの幅よ
りも狭く、各転送クロックＫ１ａ〜Ｋ５ａが発生される
度に出力され、転送クロックＫ１ａ〜Ｋ５ａよりも遅く
立ち上がり、早く立ち下がる。メモリ３０ａは交換した
いデータの量に応じた記憶容量を有する書き換え可能な
メモリで、本実施例では１ワード８ビットの記憶エリア
が２５６ある２５６ワードのＲＡＭが使用されている。

そして、これらの記憶エリア内、０〜１２７番地の記憶
エリアに転送すべきデータを書き込み、１２８〜２５申
蚤地にデータを転送装置３ｂから転送されたデータを書
き込みようになっている。このメモリ３０ａのアドレス
端子ＡＤＤには、フリツプフロップＦＦ１ａのリセット
出力端子Ｑから出力される制御信号ＫＯａで開かれるゲ
−トＧＩａを介して出力される上位８ビットの入出力ア
ドレスデータｌＯＡＤが与えられるようになっており、
ゲートＧＩａが開かれている間は演算制御回路１０から
の入出力アドレスデータによってアドレスの指定が行わ
れる。

また、メモリ３０ａのデータ出力端子ＯＵＴから出力さ
れる８ビットのデータは演算処理装置１のビット選択回
路１４，１５に与えられるようになっており、ビット選
択回路１５から出力される８ビットのデータが制御信号
ＫＯａで開かれるゲートＧ２ａを介してメモリ３０ａの
データ入力端子ＩＮに与えられるようになつている。し
たがって、フリツプフロツブＦＦ１ａから制御信号ＫＯ
ａが出力されている間は演算処理装置１によってメモリ
３０ａへのデータの書き込み、メモリ３０ａからのデー
タの読み出しを自由に行うことができる。一方、メモリ
３０ａのアドレス端子ＡＤＤには、読み出しカウンタ３
５ａから出力されるデータ転送用の読み出しアドレスが
、クロック発生回路３７ａから出力される転送クロック
Ｋ１ａによって開かれるゲートＧ３ａを介して与えられ
るようになっており、転送クロックＫ１ａのタイミング
でゲートＧ３ａが開かれると、読み出しカウン夕３５ａ
から出力されたアドレスデータによって指定されたメモ
リアドレスのデータが読み出されデータ出力端子ＯＵＴ
から出力される。

そして、この読み出されたデータは読み出しカウンタ３
５ａから出力されたアドレスデータとともにパラレルシ
リアル変換回路３１ａ，３２ａの力端子ＤＩに与えられ
るようになっている。なお、読み出しカウンタ３５ａに
よって指定される読み出しアドレスは０〜１２７番地と
なるようになっている。パラレルシリァル変換回路３１
ａ，３２ａは、パラレルの状機で与えられたデータをシ
リアルに変換して転送するもので、ロード端子ＬＯＡＤ
に信号を与えるとデータ入力端子ＤＩに与えられている
８ビットのデータを読み込み、発振回路３６ａから出力
される基準クロックＣＳａに同期してシリアル転送する
ようになっている。これらのパラレルシリアル変換回路
３１，３２ａのロード端子ＬＯＡＤはいずれもアンドゲ
ートＡＧ１ａの出力に接続されており、アンドゲートＡ
Ｇ１ａから信号が出力されると、読み出しカウンタ３５
ａから出力されているアドレスデータと、このアドレス
データによって読み出されたデータとが、パラレルシリ
アル変換回路３１ａ，３２ａにロードされシリァル転送
される。フリツプフロツプＦＦ２ａはアンドゲートＡＧ
２ａとともに、読み出しカウンタ３５ａを歩進させる読
み出し歩進回路を構成するもので、このフリツプフ。

ツプＦＦ２ａのセット端子Ｓにはデータ転送装置３ｂか
ら送出される書込完了信号ＷＥＳが与えられるようにな
っており、この書込完了信号ＷＥＳによってセットされ
る。このフリツプフロツプＦＦ２ａのセット出力端子Ｑ
から出力される信号はアンドゲートＡＧＩａ，ＡＧ２ａ
の入力に与えられるようになっており、アンドゲートＡ
Ｇ１ａの他の入力には転送ク。ックＫ１ａと補助クロツ
クＣＫａとが与えられるようになっており、アンドゲー
トＡＧ２ａの他方の入力には転送クロックＫ２ａが与え
られるようになっている。アンドゲートＡＧ２ａからの
出力される信号は読み出しカウンタ３５ａのカウントア
ップ端子ＣＵとフリツプフロツプＦＦ２ａのリセット端
子Ｒに与えられるようになっており、アンドゲートＡＧ
２ａが開かれると、読み出しカウンタ３５ａがカウンタ
アツプされると同時にフリツブフロツプＦＦ２ａがリセ
ットされる。したがって、データ転送装置３ｂからき込
完了信号ＷＥＳが与えられ、フリツプフロツブＦＦ２ａ
がセットされると、転送クロックＫ１ａの期間の補助ク
ロックＣＫａのタイミングで、パラレルシリァル変換回
路３１ａ，３２ａにアドレスとデータがロードされ、転
送クロックＫ２ａのタイミングで読み出しカウンタ３５
ａが歩進される。

また、メモリ３０ａのアドレス端子ＡＤＤにはシリアル
パラレル変換回路３４ａから出力されるアドレスデータ
がゲートＧ５ａを介して与えられるようになっており、
データ入力端子ＩＮにはシリアルパラレル変換回路３３
ａから出力されるデータがゲートＧ４ａを介して与えら
れるようになっている。

このシリアルパラレル変換回路３３ａ，３４ａはデータ
転送装置３ｂから転送されるシリァルのデータを受信し
てパラレルに変換するもので、パラレルに変換されたデ
ー外ま内部レジスタＩＲに一時記憶され、データ出力端
子ＤＯに記憶されたデータが出力される。本実施列にお
いては、シリアルパラレル変換回路３４ａ，３４ｂ内の
内部レジスタＩＲが、メモリ３０ａ，３０ｂの書き込み
アドレスを指定する書き込みアドレスレジスタを構成す
る。また、８ビット全部のデータを受信するとシリアル
パラレル変換回路３３ａ，３４ａの出力端子から受信完
了信号が出力されるようになっており、これらの受信完
了信号は、データの受信完了を記憶するフリッブフロツ
プＦＦ３ａ，ＦＦ４ａのセット端子Ｓにそれぞれ与えら
れるようになっている。なお、これらのフリツプフロツ
プＦＦ３ａ，ＦＦ４ａは転送クロツクＫ５ａによってリ
セットされるようになっている。フリツブフロツプＦＦ
３ａ，ＦＦ４ａのセット出力端子Ｑから出力される信号
はアンドゲートＡＧ３ａの両入力端子に与えられるよう
になっており、このアンドゲートＡＧ３ａの出力はアン
ドゲートＡＧ４ａ，ＡＧ５ａ，ＡＧ６ａの入力端子に接
続されている。アンドゲートＡＧ４ａはゲートＧ１ａと
Ｇ５ａの開閉を制御するもので、他方の入力端子には転
送クロックＫ３ａが与えられるようになっている。また
、アンドゲートＡＧ５ａはメモリ３０ａの書き込み指令
端子Ｗに信号を与えるもので他の入力端子には転送クロ
ツクＫ３ａと補助クロックＣＫａとが与えられるように
なっている。さらに、アンドゲートＡＧ６ａはデータ転
送袋直３ｂに書込完了信号ＷＥＳを送出するもので、他
方の入力には転送クロックＫ」ａが与えられるようにな
っている。したがって、フリツプフロップＦＦ３ａ．Ｆ
Ｆ４ａの両方がセットされアンドゲートＡＧ３ａが開か
れると、転送クロツクＫ３ａのタイミングでゲートＧ４
ａ、Ｇ５ａが開かれて、データ転送装置３ｂから転送さ
れたデータと、このデータを書き込むメモリアドレスの
データがメモリ３０ａに与えられ、転送クロツクＫ３ａ
の期間の補助クロックＣ紬のタイミングでデー夕の貫き
込みが行われる。そして、転送クロックＫ４ａのタイミ
ングでアンドゲートＡＧ４ａから誓込完了信号ＷＥＳが
送出され、デ−タ転送装置３ｂに対してデータの書込完
了が報知される。データ転送装置３ｂはデータ転送装置
３ａと殆んど同じ回路構成であるが、演算処理装置２に
よってメモリ３０ｂがアクセスされていないことを検出
する回路と、読み出しカウンタ３５ｂから出力される読
み出しアドレスの範囲が異なっている。メモリ３０ｂが
アクセスされていないことを検出する回路はアドレスデ
コーダ３８とィンバ−タＩＶとアンドゲートＡＧ７とか
ら構成されている。アドレスデコーダ３８は、演算処理
装置２から出力されている入出力アドレスのデータを入
力してメモリ３０ｂのアドレスが出力されているかを判
断するもので、メモリ３０ｂのアドレスが出力されてい
ない時に信号を出力する。この信号はインバータＩＶの
入力とアンドゲートＡＣＴの入力に与えられるようにな
っており、ィンバータＩＶから制御信号Ｋｏｂが出力さ
れる。一方、アンドゲートＡＧ７の他方の入力には演算
処理装置２の第１番目の制御クロツクＣＬＩ′が与えら
れるようになっており、このアンドゲートＡＧ７の出力
がクロツク発生回路３７ｂに与えられ、転送クロック発
生の指令信号となる。したがって、メモリ３０ｂがアク
セスされない制御サイクルに転送クロツクＫ１ｂ〜Ｋ５
ｂが発生され、データ転送が行われる。また、読み出し
カウンタ３５ｂから出力される読み出しアドレスは１２
８〜２５５電池の間で循環するようになっており、メモ
リ３００の２５６の記憶エリア内、０〜１２有蜜地まで
が受信データを書き込むエリアとなっており、１２８〜
２５５蚤地までが転送すべきデータを書き込むエリアと
なっている。

これは車銭送するデータと受信するデータが干渉するこ
とを防止するためである。次に上記構成のデータ転送装
置によるデータ転送の動作を第２図のタイムチャートお
よび第３図の流れ図に沿って説明する。制御クロックＣ
Ｌ８のタイミングで、演算制御回路１０１こよって入出
力回路１２またはメモリ３０ａのアクセスが終了し、制
御クロックＣＬ９が発生されると、フリツプフロツプＦ
Ｆ１ａがセットされ、メモリ３０ａがアクセスされなく
なったことが記憶される。フリツプフロツプＦＦ１ａが
セットされると、フリップフロッブＦＦ１ａのリセツト
出力端子Ｑから制御信号がＫＯａが出力されるなくなる
ため、ゲートＧＩａ，Ｇ２ａが閉じられ、メモリ３０ａ
が演算処理装置１か切り離せれる。また、フリップフロ
ツプＦＦ１ａがセットされると、セット出力端子Ｑから
信号が出力されるため、この信号の立ち上がりがクロツ
ク発生回路３７ａによって検出され一連の転送クロック
Ｋ１ａ〜Ｋ５ａが発生される。転送クロックＫ１ａが出
力されると、ゲートＧ３ａが開かれ、読み出しカゥンタ
３５ａから出力されている読み出しアドレスのデータが
メモリ３０ａのアドレス端子ＡＤＤに与えられる。

これにより、読み出しカウンタ３５ａによって指定され
たメモリアドレスのデータが読み出され、アドレスデー
タとともにパラレルシリァル変換回路３１ａ，３２ａに
与えられる。このとき、前に転送したデータがすでにデ
ータ転送装置３ｂのメモリ３０ｂに書き込まれ、データ
転送装置３ｂから書込完了信号ＷＥＳが与えられていた
ものとすると、フリツブフロツプＦＦ２ａはセットされ
ているため、転送クロツクＫ１ａの期間の補助クロック
ＣＫａのタイミングで、アンドゲートＡＧ１ａが開かれ
、パラレルシリアル変換回賂３１ａ，３２ａのロード端
子ＬＯＡＤに信号が与えられる。

これにより、パラレルシリアル変換回路３１ａ，３２ａ
に与えられたアドレスデータと、このアドレスデータに
よって読み出されたデータとがパラレルシリアル変換回
路３１ａ，３２ａ内にロードされシリアル転送が開始さ
れる。続いて転送クロックＫ２ａが発生されると、アン
ドゲートＡＧ２ａが開かれるため、読み出し力ウンタ３
５ａが歩進され、読み出しアドレスが変更される。また
、これと同時にフリップフロップＦＦ２ａがリセツトさ
れる。さらに、転送クロツクＫ３ａが発生されると、こ
の転送クロツクＫ３ａはアンドゲートＡＧ４ａとＡＧ５
ａに与えられるが、このとき、データ転送菱鷹３ｂから
送出されたシリアルデータが完全に受信されていないも
のとすれば、フリツプフロツプＦＦ３ａ，ＦＦ４ａがセ
ットされていないため、アンドゲートＡＧ３ａから信号
が出力されず、受信データの書き込みは行われない。

次の制御サイクルに入り演算処理装置１から制御クロツ
クＣＬ２が送出されると、フリツプフロツプＦＦ１ａは
リセツトされ、これによってゲートＧＩａ，Ｇ２ａは再
び開かれる。

一方、演算処理装鷹１の演算制御回路１０は制御クロツ
クＣＬＩからシ−ケンスプログラムの謎み出しを行い、
ＣＬ６からシーケンスプログラムの実行を行うため、演
算処理装置１は制御クロツクＣＬ８のタイミングで実行
されたシーケンスプログラムに応じてメモリ３０ａに対
するデータの読み出しまたは貫き込みを行う。そして、
演算処理装置１から制御クロックＣＬ９が送出されると
、ゲートＧＩａ，Ｇ２ａが再び閉じられ、転送クロック
Ｋ１ａ〜Ｋ５ａが発生される。この制御サイクルの間は
、前のサイクルでパラレルシリアル変換回路３１ａ，３
２ａにロードしたデータがシリアル転送されている途中
であるので、データ転送装置３ｂから書込完了信号ＷＥ
Ｓが送出されることはなくフリツプフロツプＦＦ２ａが
セットされることはない。

このため、転送クロツクＫ１ａ，Ｋ２ａが発生されても
アンドゲートＡＧ１ａ，ＡＧ２ａが開かれることはなく
、データのロードも読み出しカゥソタ３５ａの歩進も行
われない。一方、この制御サイクルの間にデータ転送装
置３ｂから送出されたシリアルデータの受信が完了し、
シリアルパラレル変換回路３３ａ，３４ａから受信完了
信号が送出されたとすると、フリツプフロップＦＦ３ａ
，ＦＦ４ａの両方がセットされているため、アンドゲー
トＡＧ３ａから信号が出力される。

アンドゲートＡＧ３ａから信号が出力されると、転送ク
ロツクＫ３ａのタイミングでゲートＧ４ａ，Ｇ５ａが開
かれ、転送クロックＫ３ａの期間内の補助クロックＣＫ
ａのタイミングでメモリ３０ａに書き込み指令用の信号
が与えられる。これにより、シリアルパラレル変換回路
３３ａによって受信されたデータは、シリアルパラレル
変換回路３４ａによって受信されたアドレスデータで指
定されたメモリアドレスに書き込まれる。そして、この
後、転送クロックＫ４ａのタイミングで書込完了信号Ｗ
ＥＳが送出され、転送クロツクＫ５ａのタイミングでフ
リツプフロツプＦＦ３ａ，ＦＦ４ａがリセットされる。
このようにして、受信されたデータの書き込みが完了し
、データ転送装置３ｂに対して誓込完了信号ＷＥＳが送
出されると、データ転送装置３ｂは次のデータを読み出
し再びシリアル転送を開始する。

また、転送したシリアルデータが、データ転送装置３ｂ
によって受信され、メモリ３０ｂに書き込まれると、デ
ータ転送装置３ｂから書込完了信号ＷＥＳが送出されフ
リツプフロツプＦＦ２ａが再びセットされる。これによ
り、転送クロツクＫ１ａのタイミングで読み出しカワン
タ３５ａによって指定されたメモリアドレスのデ−夕が
読み出され再び転送が行われる。そして、転送クロック
Ｋ２ａのタイミングで読み出しカウンタ３５ａが歩進さ
れる。以下、同様の動作が繰り返し行われることにより
、メモリ３０ａの０〜１２方電地のデータがメモリ３０
ｂの０〜１２７番地に転送され、これと並行してメモリ
３０ｂの１２８〜２５申蚤地のデータがメモリ３０ａの
１２８〜２５５蚤地に転送される。なお、２５６ワード
全部のデータを転送するのには数１肌Ｓかかるため、デ
ータ転送のための信号遅れも最大で数１仇ｈＳ生じるこ
とになるが、この程度の遅れは、一般のシーケンス制御
では問題にならない。このように、メモリ３０ａと３０
ｂとの間で行われるデータ転送には演算処理装置１，２
が全く関与していないため、演算処理装置１，２はメモ
リ３０ａ，３０ｂを単なる入出力要素としてアクセスす
るだけで、相手側から転送された情報を得ることができ
、またメモリ３０ａ，３０ｂにデータを書き込むだけで
相手側にデータを転送することができる。したがって、
ハードウェアで構成された専用機タイプのシーケンスコ
ントローラでもデータが転送できるだけでなく、データ
転送のために演算処理装置で行っている制御プログラム
が中断されることがないため、演算処理装置２で行って
いる制御に全く影響を与えないでデータ転送ができる。
なお、上記実施例は、シーケンスコントローフとコンピ
ュータとの間でデータ転送を行う実施例であったが、２
台のシーケンスコントローラの間でデータ転送を行う場
合、２台のコンピュータの間でデータ転送を行う場合等
にも本発明のデータ転送装置を利用することができる。

また、上記実施例は伝送線を少なくするためにデータ転
送をシリァルで行っていたが、伝送線の数が増加しても
よい場合にはパラレル転送にしてもよい。さらに、上記
実施例においては、転送したデータを書き込むメモリア
ドレスのデ」夕も転送していたが、相手側のデータ転送
装置に書き込みアドレス用の書き込みアドレスカウンタ
を設けるとともに、読み出しカゥンタの歩進と同期して
相手側に設けた書き込みアドレスカウンタを歩進させる
歩造回路を設けて読み出しカウンタと同期して歩進させ
るようにしてもよい。以上述べたように、本発明のデー
タ転送装置においては、演算処理装置が全く関与するこ
となしに演算処理装置の演算処理と並行してデータ転送
を行うことができるため、演算処理装置はデータ転送の
ために．入出力ボートからデータを読み込んで主メモリ
へデータを書き込んだり、主メモリからデータを読み出
して出力ボートへ出力するような動作を行う必要が全く
ない。

このため、ハードウェアで構成されたシーケンスコント
ローラのような専用機タイプの演算処理装置においても
データ転送ができるだけでなく、コンピュータタイプの
演算処理装置においては、データ転送動作のために制御
プログラムの実行が中断されることがないため「データ
転送によって制御対象の動作に影響を与えることがない
利点を有している。また、本発明のデータ転送装置にお
いては、２台の演算処理装置のそれぞれにメモリを設け
て、このメモリの間でデータ転送を行うようにしている
ため、一方だけにメモリを設けた場合のように信号の伝
送遅れのために、制御クロツクの周期を長くする必要は
なく、両方の演算処理装鷹を技高の速度で運転すること
ができる。

【図面の簡単な説明】

第１図は本発明のデータ転送装置の実施例を示すブロッ
ク図、第２図は基準クロックと転送クロックとのタイミ
ングを示すタイムチャート、第３図は第１図に示すデー
タ転送装置の動作を説明するためのタイムチャート、第
４図は第１図に示すデータ転送装置の動作を説明するた
めの流れ図である。１，２．．．…演算処理装直、３ａ，３ｂ．・・．・・
ナ−タ転送装置、３０ａ，３０ｂ・・・・・・メモリ、
３１ａ，３１ｂ，３２ａ，３２ｂ……パラレルシリアル
変換回路、３３ａ，３３ｂ，３４ａ，３４ｂ・・・，．
．シリアルパラレル変換回路、３５ａ，３５ｂ・・・・
・・読み出しカウンタ、３６ａ．３６ｂ・・・・・・発
振回路、３７ａ，３７ｂ・・・・・・クロック発生回路
、３８・・・・・・アドレスデコーダ、ＡＣＴａ〜Ａ
Ｇ６ａ，ＡＧ１ｂ〜ＡＧ６ｂ……アンドゲート、ＦＦ
１ａ〜ＦＦ４ａ，ＦＦ２ｂ〜ＦＦ４ｂ……フリツプフ
ロツブ、ＧＩａ〜Ｇ６ａ，ＧＩｂ〜Ｇ５ｂ……ゲート、
瓜……内部レジスタ。升ｌ図オ２図寸３図矛４図

Claims

【特許請求の範囲】１２台の演算処理装置の間で多量のデータを交換する
データ転送装置であつて、前記２台の演算処理装置のそ
れぞれに、前記演算処理装置から出力される入出力要素
選択用の入出力アドレスによつてアドレス指定されるメ
モリと、このメモリの読み出しアドレスを指定する読み
出しカウンタと、前記メモリの書き込みアドレスを指定
する書き込みアドレス指定手段と、前記演算処理装置に
よつて前記メモリの読み出しまたは書き込みが行われて
いないことを検出して信号を出力する検出回路と、この
検出回路から信号が出力されている間前記演算処理装置
から前記メモリに対して送出される入出力アドレスを無
効にするゲート回路と、前記検出回路から出力される信
号によつて有効にされ前記読み出しカウンタにて指定さ
れるアドレスのデータを相手側に発信するとともに前記
書き込みアドレス指定手段にて指定されたアドレスに相
手側から受側したデータを書き込む読出書込制御回路と
、この読出書込制御回路によつてデータの書き込みが終
了すると書込完了信号を出力する信号送出回路と、相手
側から書込完了信号が出力されると前記読み出しカウン
タを歩進させる読み出し歩進回路と、前記読み出しカウ
ンタの歩進と同期して相手側の前記書き込みアドレス指
定手段に信号を送出して相手側の書き込みアドレスを歩
進させる書き込み歩進回路とを設けたことを特徴とする
データ転送装置。２前記書き込みアドレス指定手段は、書き込みアドレ
スレジスタによつて構成され、前記書き込み歩進回路は
、前記読み出しカウンタの歩進と同期して歩進後の読み
出しカウンタの内容を相手側の書き込みアドレスレジス
タに転送するアドレスデータ転送回路によつて構成され
ていることを特徴とする特許請求の範囲第１項記載のデ
ータ転送装置。３前記書き込みアドレス指定手段は、書き込みアドレ
スカウンタによつて構成され、前記書き込み歩進回路は
、前記読み出しカウンタの歩進と同期して相手側の書き
込みアドレスカウンタを歩進させる歩進回路によつて構
成されていることを特徴とする特許請求の範囲第１項記
載のデータ転送装置。