JPS60163528A - デ−タ打抜き回路 - Google Patents
デ−タ打抜き回路Info
- Publication number
- JPS60163528A JPS60163528A JP2022784A JP2022784A JPS60163528A JP S60163528 A JPS60163528 A JP S60163528A JP 2022784 A JP2022784 A JP 2022784A JP 2022784 A JP2022784 A JP 2022784A JP S60163528 A JPS60163528 A JP S60163528A
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- JP
- Japan
- Prior art keywords
- level
- output
- terminal
- circuit
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンパクトディスクプレーヤ、ディジタルオー
ディオテープレコーダ等に用いることの出来るデータ打
抜き回路に関するものである。
ディオテープレコーダ等に用いることの出来るデータ打
抜き回路に関するものである。
従来例の構成とその問題点
例えば入力データをC−MOSゲート等で構成される増
幅器で数段増幅して波形を飽和させ、その飽和出力を積
分して直流電圧に変換し、その直流電圧を入力初段のバ
イアス回路に帰還して、データ打ち抜き後の波形の直流
成分がほぼ0となる様に動作させるものであった。
幅器で数段増幅して波形を飽和させ、その飽和出力を積
分して直流電圧に変換し、その直流電圧を入力初段のバ
イアス回路に帰還して、データ打ち抜き後の波形の直流
成分がほぼ0となる様に動作させるものであった。
しかし、この従来の方式は増幅素子のバラツキによって
はバイアス回路の定数を調整する必要性が生じたり、ま
た温度変化や経時変化も問題となる可能性があった。さ
らには積分のためのコンデンサが必要なため回路全体の
IC化は難かしく、また入力データの状態に応じて、こ
のデータの打抜き回路の応答周波数も可変するのが面倒
であった。
はバイアス回路の定数を調整する必要性が生じたり、ま
た温度変化や経時変化も問題となる可能性があった。さ
らには積分のためのコンデンサが必要なため回路全体の
IC化は難かしく、また入力データの状態に応じて、こ
のデータの打抜き回路の応答周波数も可変するのが面倒
であった。
発明の目的
本発明の目的は温度や経時の変化に強く、また調整も不
要で、しかも応答周波数の変更も簡単なディジタル方式
によるデータ打抜き回路を提供することである。
要で、しかも応答周波数の変更も簡単なディジタル方式
によるデータ打抜き回路を提供することである。
発明の構成
本発明のデータ打抜き回路は、入力データ端子とその入
力データ端子に入力される入力信号のレベルを比較する
ための基準レベル端子をもつ比較手段と、所定のタイミ
ングでリセットされ、かつ前記比較手段の出力のレベル
状服に応じて動作モードをアップカウントまたはダウン
カウントに切り換えながら人力クロック信号をカウント
するアップダウンカウンタと、そのアップダウンカウン
タの出力を前記所定のタイミングの直前で記憶するだめ
のラッチ手段と、そのランチ手段の出力をアナログ信号
に変換するディジタル−アナログ変換手段を具備し、か
つ、前記ディジタル−アナログ変換手段の出力を前記比
較手段の基準レベル端子に帰還するように構成したもの
であり、これにより、温度や経時の変化に強く、まだ調
整も不要で、しかも応答周波数の変更も簡単に出来るも
のである。
力データ端子に入力される入力信号のレベルを比較する
ための基準レベル端子をもつ比較手段と、所定のタイミ
ングでリセットされ、かつ前記比較手段の出力のレベル
状服に応じて動作モードをアップカウントまたはダウン
カウントに切り換えながら人力クロック信号をカウント
するアップダウンカウンタと、そのアップダウンカウン
タの出力を前記所定のタイミングの直前で記憶するだめ
のラッチ手段と、そのランチ手段の出力をアナログ信号
に変換するディジタル−アナログ変換手段を具備し、か
つ、前記ディジタル−アナログ変換手段の出力を前記比
較手段の基準レベル端子に帰還するように構成したもの
であり、これにより、温度や経時の変化に強く、まだ調
整も不要で、しかも応答周波数の変更も簡単に出来るも
のである。
実施例の説明
第1図は本発明の実施例を示すブロック図で、1は入力
信号finをデジタルパルスに変化するだめのコンパレ
ータ、2はQ、からQnマでのnビットの出力端子と、
内部状態を設定するプリセット端子Sと、動作モードの
設定端子UD、およびカウントクロノ(入力端子GKを
もつアップダウンカウンタである。アップダウンカウン
タ2はタイミングパルスTの入力直後にワンショットパ
ルスを発生するパルス発生回路3の出力パルスによって
内部状態がプリセントされ、UD端子の入力、すなわち
コンパレータ1の出力レベルが′t1 ”の時はアップ
カウンタとして動作し、コンパレータ1の出力レベルが
ゞ′0”の時はダウンカウンタとして動作する。4はア
ップダウンカウンタ2の出力を上記タイミングパルスT
の入力時点で記憶するだめのラッチ回路で、ラッチ回路
4の出力はディジタル−アナログ変換器(以下、DA変
換器という)6によって直流電圧に変換されてコンパレ
ータ1の比較のための基準電圧端子vrに帰還される。
信号finをデジタルパルスに変化するだめのコンパレ
ータ、2はQ、からQnマでのnビットの出力端子と、
内部状態を設定するプリセット端子Sと、動作モードの
設定端子UD、およびカウントクロノ(入力端子GKを
もつアップダウンカウンタである。アップダウンカウン
タ2はタイミングパルスTの入力直後にワンショットパ
ルスを発生するパルス発生回路3の出力パルスによって
内部状態がプリセントされ、UD端子の入力、すなわち
コンパレータ1の出力レベルが′t1 ”の時はアップ
カウンタとして動作し、コンパレータ1の出力レベルが
ゞ′0”の時はダウンカウンタとして動作する。4はア
ップダウンカウンタ2の出力を上記タイミングパルスT
の入力時点で記憶するだめのラッチ回路で、ラッチ回路
4の出力はディジタル−アナログ変換器(以下、DA変
換器という)6によって直流電圧に変換されてコンパレ
ータ1の比較のための基準電圧端子vrに帰還される。
第2図は本発明によらないで、単純にコンパクトディス
クプレーヤの光学ピックアップの検出出力を一定の電圧
レベルVi を基準として、波形整形(データ打抜き)
する場合の入力波形のエンベロープ(点線で示す)と基
準レベルの関係を示す図である。
クプレーヤの光学ピックアップの検出出力を一定の電圧
レベルVi を基準として、波形整形(データ打抜き)
する場合の入力波形のエンベロープ(点線で示す)と基
準レベルの関係を示す図である。
第3図(&)は第2図のムの部分の拡大で信号の打抜き
が正常に行なわ庇ている状態を示す。本来、コンパクト
ディスクプレーヤに用いられているKFM信号は信号の
平均の直流成分が0になる様に構成されているため、正
常に打抜かれた整形後のパルス信号の、任意の区間内で
の°H”レベルの周期の合計と+l L”レベルの周期
の合計は等しくなる。したがって、第3図(tL)の場
合、ム区間内において整形後の波形の11 H”レベル
の周期の合計とI L +“レベルの周期の合計がほぼ
一致しており、その結果、正しい情報の再生が可能とな
っている。
が正常に行なわ庇ている状態を示す。本来、コンパクト
ディスクプレーヤに用いられているKFM信号は信号の
平均の直流成分が0になる様に構成されているため、正
常に打抜かれた整形後のパルス信号の、任意の区間内で
の°H”レベルの周期の合計と+l L”レベルの周期
の合計は等しくなる。したがって、第3図(tL)の場
合、ム区間内において整形後の波形の11 H”レベル
の周期の合計とI L +“レベルの周期の合計がほぼ
一致しており、その結果、正しい情報の再生が可能とな
っている。
第3図(1))は第2図のBの部分の拡大で、入力のK
FM信号が、ディスク上の情報の欠落やゴミ等によって
、振幅が減少するとともに大きな直流変 動をともなっ
た場合を示す。この場合、基準レベルvtは一定のだめ
、結果として整形された信号の°′H”レベルの平均時
間が非常に長くなり、また逆にt+ L Tルベルの平
均時間が非常に短くなって本来の記録時の波形が再現で
きず、正しく情報が検出できなくなる状態を示している
。
FM信号が、ディスク上の情報の欠落やゴミ等によって
、振幅が減少するとともに大きな直流変 動をともなっ
た場合を示す。この場合、基準レベルvtは一定のだめ
、結果として整形された信号の°′H”レベルの平均時
間が非常に長くなり、また逆にt+ L Tルベルの平
均時間が非常に短くなって本来の記録時の波形が再現で
きず、正しく情報が検出できなくなる状態を示している
。
第4図は第1図に示す本発明の実施例の動作を説明する
だめの波形図で、入力信号の振幅と直流成分の変動に応
じて、比較のだめの基準レベルvrが変わり、第6図に
示す第4図のCの部分の拡大図の様に、正確に波形を再
生することが出来るととを示している。
だめの波形図で、入力信号の振幅と直流成分の変動に応
じて、比較のだめの基準レベルvrが変わり、第6図に
示す第4図のCの部分の拡大図の様に、正確に波形を再
生することが出来るととを示している。
次に第1図によって、その動作をより具体的に説明する
。コンパレータ1に入力されるKFM人力信号finは
基準電圧vr と比較されて波形整形され、u Hη
It L 11の2レベル状胤をもつディジタル信号に
変換される。アップダウンカウンタ2id、UD端子が
′H”レベルの時はアップダウンタ、“L”レベルの時
はダウンカウンタとして制御されて、クロック信号f(
+Kをカウントするため、タイミングパルスTの1周期
τの終り時点ごとに、その1周期間にコンパレータ1が
” H”レベルとなった時間の合計と、′L”レベルと
なった時間の合計の差を、クロックfQKのカウント結
果として出力する。すなわち入力信号が正常に打抜かれ
た時は、コンパレータ1の1周期τ内での11 H”レ
ベル時間と°゛L”レベル時間は等しくなって、その結
果、アップダウンカウンタ2のクロックfOKのアンプ
カウント数とダウンカウント数は等しくなって、1周期
τの終り時点でのアップダウンカウンタ2の状胤はプリ
上2ト状胤と等しくなる。通常、このアップダウンカウ
ンタ2に対する初期のプリセット値はコンパレータ1の
基準電圧が、コンパレータ1の“H”レベルと”L”°
翫しベルの棒の値になる値に設定することにより、最適
な打抜き特性を得ることができる。
。コンパレータ1に入力されるKFM人力信号finは
基準電圧vr と比較されて波形整形され、u Hη
It L 11の2レベル状胤をもつディジタル信号に
変換される。アップダウンカウンタ2id、UD端子が
′H”レベルの時はアップダウンタ、“L”レベルの時
はダウンカウンタとして制御されて、クロック信号f(
+Kをカウントするため、タイミングパルスTの1周期
τの終り時点ごとに、その1周期間にコンパレータ1が
” H”レベルとなった時間の合計と、′L”レベルと
なった時間の合計の差を、クロックfQKのカウント結
果として出力する。すなわち入力信号が正常に打抜かれ
た時は、コンパレータ1の1周期τ内での11 H”レ
ベル時間と°゛L”レベル時間は等しくなって、その結
果、アップダウンカウンタ2のクロックfOKのアンプ
カウント数とダウンカウント数は等しくなって、1周期
τの終り時点でのアップダウンカウンタ2の状胤はプリ
上2ト状胤と等しくなる。通常、このアップダウンカウ
ンタ2に対する初期のプリセット値はコンパレータ1の
基準電圧が、コンパレータ1の“H”レベルと”L”°
翫しベルの棒の値になる値に設定することにより、最適
な打抜き特性を得ることができる。
アップダウンカウンタ2のカウント値は、プリセット端
子Sに入力されるパルス発生回路3の出力によって初期
値のプリセット(マたはリセット)の直前にラッチ回路
4に記憶されるため、タイミングパルスTの1周期ごと
にその値が更新されていく。このラッチ回路4のディジ
タル出力はDA変換器6によってアナログ電圧に変換さ
れ、その電圧はコンパレータ1の比較電圧として帰還さ
れる。この電圧は先に述べた基準電圧vr となり、こ
の値で入力信号finを比較して波形整形する帰還回路
を構成する。すなわち、この打抜き回路はタイミングパ
ルスTごとに1周期τだけずれた入力信号情報によって
コンパレータ1の比較のだめの基準レベルvr を制御
して、常にコンパレータ1の出力波形の”H”レベルと
” L”レベルの平均の比率を等しくして、再生信号の
直流成分が0となる様に動作する。
子Sに入力されるパルス発生回路3の出力によって初期
値のプリセット(マたはリセット)の直前にラッチ回路
4に記憶されるため、タイミングパルスTの1周期ごと
にその値が更新されていく。このラッチ回路4のディジ
タル出力はDA変換器6によってアナログ電圧に変換さ
れ、その電圧はコンパレータ1の比較電圧として帰還さ
れる。この電圧は先に述べた基準電圧vr となり、こ
の値で入力信号finを比較して波形整形する帰還回路
を構成する。すなわち、この打抜き回路はタイミングパ
ルスTごとに1周期τだけずれた入力信号情報によって
コンパレータ1の比較のだめの基準レベルvr を制御
して、常にコンパレータ1の出力波形の”H”レベルと
” L”レベルの平均の比率を等しくして、再生信号の
直流成分が0となる様に動作する。
データ打抜きの応答速度は、一般に速いほど良く、それ
はタイミングパルスのTの周波数によって決定されるが
、つまりTの周波数が高いほど応答周波数は高くなるが
、例外的な場合もあり、例えば、コンパクトディスクプ
レーヤにおいて、曲目のサーチの情報を得るためにピッ
クアップ手段を高速移動させて、その横ぎるトラック数
をカウントする場合などは、むしろ打抜きの応答速度を
逆に非常に遅くして、ピックアップ手段の出力が乱れて
も安定にトラッククロス情報を得ることが出来るように
構成する場合もある。この場合はタイミングパルスTの
周波数を低くすることにより非常に簡単に実現すること
が出来る。
はタイミングパルスのTの周波数によって決定されるが
、つまりTの周波数が高いほど応答周波数は高くなるが
、例外的な場合もあり、例えば、コンパクトディスクプ
レーヤにおいて、曲目のサーチの情報を得るためにピッ
クアップ手段を高速移動させて、その横ぎるトラック数
をカウントする場合などは、むしろ打抜きの応答速度を
逆に非常に遅くして、ピックアップ手段の出力が乱れて
も安定にトラッククロス情報を得ることが出来るように
構成する場合もある。この場合はタイミングパルスTの
周波数を低くすることにより非常に簡単に実現すること
が出来る。
従来のデータ打抜き回路では、以上の動作で説明した入
力信号の直流成分の変動や振幅変動によるコンパレータ
の基準電圧の制御を、多段のC−MOSゲートによるア
ナログ的増幅器と積分のだめの時定数回路、および演算
増幅器等で行なっていたが、この場合、比較的大きな容
量のコンデンサやアナログ増幅器が必要となり、経時変
化や温度変化に対する問題もあり、さらにはICとして
1チツプ構成とすることは不可能であった。
力信号の直流成分の変動や振幅変動によるコンパレータ
の基準電圧の制御を、多段のC−MOSゲートによるア
ナログ的増幅器と積分のだめの時定数回路、および演算
増幅器等で行なっていたが、この場合、比較的大きな容
量のコンデンサやアナログ増幅器が必要となり、経時変
化や温度変化に対する問題もあり、さらにはICとして
1チツプ構成とすることは不可能であった。
また第2図、第3図で説明した様に、波形整形のだめの
基準電圧が一定のものは、入力信号のささいなレベル変
動によって情報再生が不可能となり問題外であった。
基準電圧が一定のものは、入力信号のささいなレベル変
動によって情報再生が不可能となり問題外であった。
発明の効果
以上述べたように本発明のデータ打抜き回路は、ディジ
タル構成であるため、温度や経時の変化に強く、また調
整も不要で、しかも応答時間の変更も簡単であるという
すぐれた効果をもつものである。
タル構成であるため、温度や経時の変化に強く、また調
整も不要で、しかも応答時間の変更も簡単であるという
すぐれた効果をもつものである。
第1図は本発明のデータ打抜き回路の一実施例を示すブ
ロック図、第2図、第3図(a) 、 (b)は本発明
を用いない場合のデータ打抜きの動作を説明するだめの
波形図、第4図、第6図は本発明によるデータ打抜き動
作を説明するだめの波形側口である。 1・・・・・・コンパレータ、2・・・・・・アップダ
ウンカウンタ、3・・・・・・パルス発生回路、4・・
・・・・ラッチ回路、6・・・・・・DA変換器。
ロック図、第2図、第3図(a) 、 (b)は本発明
を用いない場合のデータ打抜きの動作を説明するだめの
波形図、第4図、第6図は本発明によるデータ打抜き動
作を説明するだめの波形側口である。 1・・・・・・コンパレータ、2・・・・・・アップダ
ウンカウンタ、3・・・・・・パルス発生回路、4・・
・・・・ラッチ回路、6・・・・・・DA変換器。
Claims (1)
- 入力データ端子とその入力データ端子に入力される入力
信号のレベルを比較するだめの基準レベル端子をもつ比
較手段と、所定のタイミングでリセットあるいはプリセ
ットされ、かつ前記比較手段の出力のレベル状態に応じ
て動作モードをアップカウントまたはダウンカウントに
切り換えながら人力クロック信号をカウントするアップ
ダウンカウンタと、そのアップダウンカウンタの出力を
前記所定のタイミングの直前で記憶するためのラッチ手
段と、そのラッチ手段の出力をアナログ信号に変換する
ディジタル−アナログ変換手段を具備し、かつ前記ディ
ジタル−アナログ変換手段の出力を前記比較手段の基準
レベル端子に帰還したことを特徴とするデータ打抜き回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022784A JPS60163528A (ja) | 1984-02-06 | 1984-02-06 | デ−タ打抜き回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022784A JPS60163528A (ja) | 1984-02-06 | 1984-02-06 | デ−タ打抜き回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60163528A true JPS60163528A (ja) | 1985-08-26 |
Family
ID=12021279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022784A Pending JPS60163528A (ja) | 1984-02-06 | 1984-02-06 | デ−タ打抜き回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60163528A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2652697A1 (fr) * | 1989-10-03 | 1991-04-05 | Sgs Thomson Microelectronics | Extracteur de donnees numeriques dans un signal video. |
US6876248B2 (en) * | 2002-02-14 | 2005-04-05 | Rambus Inc. | Signaling accommodation |
US6897713B1 (en) | 2002-02-14 | 2005-05-24 | Rambus Inc. | Method and apparatus for distributed voltage compensation with a voltage driver that is responsive to feedback |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5520008A (en) * | 1978-07-28 | 1980-02-13 | Nippon Telegr & Teleph Corp <Ntt> | Digital signal receiving device |
JPS5614378A (en) * | 1979-07-16 | 1981-02-12 | Fujitsu Ltd | A/d converter |
-
1984
- 1984-02-06 JP JP2022784A patent/JPS60163528A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5520008A (en) * | 1978-07-28 | 1980-02-13 | Nippon Telegr & Teleph Corp <Ntt> | Digital signal receiving device |
JPS5614378A (en) * | 1979-07-16 | 1981-02-12 | Fujitsu Ltd | A/d converter |
Cited By (7)
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US5136382A (en) * | 1989-10-03 | 1992-08-04 | Sgs-Thomson Microelectronics S.A. | Video signal digital slicing circuit |
USRE36749E (en) * | 1989-10-03 | 2000-06-27 | Sgs-Thomson Microelectronics S.A. | Video signal digital slicing circuit |
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US7046078B2 (en) | 2002-02-14 | 2006-05-16 | Rambus Inc. | Method and apparatus for distributed voltage compensation with a voltage driver that is responsive to feedback |
US7099786B2 (en) | 2002-02-14 | 2006-08-29 | Rambus Inc. | Signaling accommodation |
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