JPS62156874A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、構造化された導電層から拡散によって半導体
基板内に生じさせられたソース／ドレインゾーンと、絶
縁層によって基板から絶縁されてソース／ドレインゾー
ン間にあるチャネルゾーン上に配置されたゲート電極と
を備えた高集積回路のだ６０８トランジスタおよびその
製造方法に関する。
基板内に生じさせられたソース／ドレインゾーンと、絶
縁層によって基板から絶縁されてソース／ドレインゾー
ン間にあるチャネルゾーン上に配置されたゲート電極と
を備えた高集積回路のだ６０８トランジスタおよびその
製造方法に関する。
かかるＭＯＳトランジスタおよびその製造方法は１例え
ば［アイ・ビー・エム・テクニカル・ディスクロージュ
ア・ブレティン（ＩＢＭ Ｔｅｃｈｎｉ−ｃａｌ Ｄｉ
ｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ ） Ｖｏ １．
２３． Ａ４、 Ａｐｒｉｌ １９８１ Ｊの第５１９
０〜５１９３Ｍから推定することができる。このトラン
ジスタ構造の場合には側面酸化物によってゲート電極か
ら分離されているソース／ドレイン接触部がゲー）［極
へ自動的に合うように構成されている。それによって、
集積回路におけるデバイスの集積密度を著しく高めるこ
とができる。
ば［アイ・ビー・エム・テクニカル・ディスクロージュ
ア・ブレティン（ＩＢＭ Ｔｅｃｈｎｉ−ｃａｌ Ｄｉ
ｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ ） Ｖｏ １．
２３． Ａ４、 Ａｐｒｉｌ １９８１ Ｊの第５１９
０〜５１９３Ｍから推定することができる。このトラン
ジスタ構造の場合には側面酸化物によってゲート電極か
ら分離されているソース／ドレイン接触部がゲー）［極
へ自動的に合うように構成されている。それによって、
集積回路におけるデバイスの集積密度を著しく高めるこ
とができる。
高い集積密度で高いスイッチング速度を有するデバイス
にとって、寄生の導体静電容量の外にトランジスタにお
Ｃする寄生静電容量自体も大きな役割を果たす。という
のは、それらの静電容量は到達可能なゲート走行時間を
制限するからである。
にとって、寄生の導体静電容量の外にトランジスタにお
Ｃする寄生静電容量自体も大きな役割を果たす。という
のは、それらの静電容量は到達可能なゲート走行時間を
制限するからである。
トランジスタゲート下部の領域における高ドーピングさ
れたソース／ドレインゾーンの側面の拡散はゲートと拡
散領域との間のいわゆるミラー静電容量の著しい上昇を
もたらす。
れたソース／ドレインゾーンの側面の拡散はゲートと拡
散領域との間のいわゆるミラー静電容量の著しい上昇を
もたらす。
高いミラー静電容量を避けるために、ＭＯＳトランジス
タの製造方法において、リソグラフィー（：て定められ
たゲート長を酸化物橋絡部（スペーサ）により高めるこ
とは公知である。この酸化物橋絡部はソース／ドレイン
ゾーンの移植時におけるマークとして役立つ。かかる方
法は、例えば［アイ・イー・イー・イー・トランザクシ
ョンズ・オン・エレクトロン・デパイセズ（ＩＥＥＥＴ
ｒａｎｓ、Ｈｌｅｃｔｒ、Ｄａｖ、 ） ＥＤ −２９
（１９８２） Ｊの第５９０〜５９６７ｊｉ４における
ツアｙ （Ｔｓａｎｇ ）氏らの論文から推測すること
ができる。これにおいて、有効チャネル長は、理想の場
合、使用リソグラフィーの最小構造に等しい。より小さ
なゲート長にとっては、ミラー静電容量がゲート電橋下
におけるソース／ドレインゾーンの下方拡散により強く
増大するか、またはプロセスの再現性が例えばゲート電
極形成時における元ラックマスクのアンダーエツチング
により不十分であるかのいずれかである。
タの製造方法において、リソグラフィー（：て定められ
たゲート長を酸化物橋絡部（スペーサ）により高めるこ
とは公知である。この酸化物橋絡部はソース／ドレイン
ゾーンの移植時におけるマークとして役立つ。かかる方
法は、例えば［アイ・イー・イー・イー・トランザクシ
ョンズ・オン・エレクトロン・デパイセズ（ＩＥＥＥＴ
ｒａｎｓ、Ｈｌｅｃｔｒ、Ｄａｖ、 ） ＥＤ −２９
（１９８２） Ｊの第５９０〜５９６７ｊｉ４における
ツアｙ （Ｔｓａｎｇ ）氏らの論文から推測すること
ができる。これにおいて、有効チャネル長は、理想の場
合、使用リソグラフィーの最小構造に等しい。より小さ
なゲート長にとっては、ミラー静電容量がゲート電橋下
におけるソース／ドレインゾーンの下方拡散により強く
増大するか、またはプロセスの再現性が例えばゲート電
極形成時における元ラックマスクのアンダーエツチング
により不十分であるかのいずれかである。
本発明の目的は、次の如き短いゲートを有する高速用Ｍ
ＯＳトランジスタの製造にあり、即ちゲート長が使用さ
れるリソグラフィーの最小の分解可能な構造幅によって
制限されることなく、１つゲート長の短縮によりもたら
されるミラー静電容量の増大を甘受しなければならない
ということのないようなＭＯＳトランジスタを製造する
ことにある。
ＯＳトランジスタの製造にあり、即ちゲート長が使用さ
れるリソグラフィーの最小の分解可能な構造幅によって
制限されることなく、１つゲート長の短縮によりもたら
されるミラー静電容量の増大を甘受しなければならない
ということのないようなＭＯＳトランジスタを製造する
ことにある。
上記の目的は１本発明によれば、冒頭に定義した如きＭ
ＯＳトランジスタにおいて、ソース／ドレインゾーンの
形成のために基板上に直接にもたらされ且つ後でソース
／ドレインゾーンのための接触部を形成する導電性の層
構造が少なくともゲート−楢に向けられた側面に絶縁層
を有し、グー１１極が同じ平面内においてソース／ドレ
イン構造の絶縁層を備えた側面間に直接伸びることによ
って達成される。
ＯＳトランジスタにおいて、ソース／ドレインゾーンの
形成のために基板上に直接にもたらされ且つ後でソース
／ドレインゾーンのための接触部を形成する導電性の層
構造が少なくともゲート−楢に向けられた側面に絶縁層
を有し、グー１１極が同じ平面内においてソース／ドレ
イン構造の絶縁層を備えた側面間に直接伸びることによ
って達成される。
本発明の実施態様において、絶縁層はＳｔＯ，からなり
、ソース／ドレイン電極のための導電性の層構造および
ゲート電極はポリシリコン、金属シリコン化物またはポ
リシリコンと金属シリコン化物との二重層からなるドー
ピングを施された層からなる。
、ソース／ドレイン電極のための導電性の層構造および
ゲート電極はポリシリコン、金属シリコン化物またはポ
リシリコンと金属シリコン化物との二重層からなるドー
ピングを施された層からなる。
本発明による短いゲート長を備えたトランジスタ構造は
次の方法により製造可能である。即ち。
次の方法により製造可能である。即ち。
ソース／ドレインゾーンの拡散のために半導体基板上に
直接もたらされ且つ後で接触部として役立つ層構造を、
ゲート電極の形成前に少なくともゲート電極側にある側
面に付加的にもたらされた絶縁層で覆い、その絶縁層の
厚みを中間にあるゲートの所望長に応じて選定すること
である。本発明）二よる方法の場合に、ゲート長はソー
ス／ドレイン構造の側面における横の絶縁橋絡部の幅の
２倍を差し引いた使用リソグラフィーの最小構造間隔に
よって与えられる。即ちリソグラフィーの］ ７１ｍの
構造間隔の場合にゲート長は再現性をもって０５μ−以
下することができる。
直接もたらされ且つ後で接触部として役立つ層構造を、
ゲート電極の形成前に少なくともゲート電極側にある側
面に付加的にもたらされた絶縁層で覆い、その絶縁層の
厚みを中間にあるゲートの所望長に応じて選定すること
である。本発明）二よる方法の場合に、ゲート長はソー
ス／ドレイン構造の側面における横の絶縁橋絡部の幅の
２倍を差し引いた使用リソグラフィーの最小構造間隔に
よって与えられる。即ちリソグラフィーの］ ７１ｍの
構造間隔の場合にゲート長は再現性をもって０５μ−以
下することができる。
臨界的な構造プロセスのために、専らドライエツチング
法が使用される。
法が使用される。
以下１本発明の主要な工程段を示す１８１図ないし第８
図を参照しながら１本発明を実施例について詳細に説明
する。ここではｎｙ−ヤネルＭＯＳトランジスタの製造
のためのプロセス経過にて説明する。しかし、本発明に
よる方法はｐチャネルＭＯＳトランジスタの製造１：も
適用できる＠すべての図において同じ部分１：は同じ符
号が付されている。
図を参照しながら１本発明を実施例について詳細に説明
する。ここではｎｙ−ヤネルＭＯＳトランジスタの製造
のためのプロセス経過にて説明する。しかし、本発明に
よる方法はｐチャネルＭＯＳトランジスタの製造１：も
適用できる＠すべての図において同じ部分１：は同じ符
号が付されている。
第】図は、単結晶のｐドーピングされた基板１上におけ
るフィールド酸化範囲２の形成による能動トランジスタ
範囲の拡散のためのＬＯＧＯＳプロセス（シリコンの局
部酸化）の実行後の配置を示す。しきい電圧の調整およ
びパンチスルーの阻止のために、公知の如くして、ホウ
素イオンによる二重チャネル移植を行うことができる（
この図には藺略化のために図示されていない）。
るフィールド酸化範囲２の形成による能動トランジスタ
範囲の拡散のためのＬＯＧＯＳプロセス（シリコンの局
部酸化）の実行後の配置を示す。しきい電圧の調整およ
びパンチスルーの阻止のために、公知の如くして、ホウ
素イオンによる二重チャネル移植を行うことができる（
この図には藺略化のために図示されていない）。
第２図に示すように１例えばポリシリコン、金属シリコ
ン化物またはポリシリコンおよび金属シリコン化物から
なる二重層の形の第ｌの導電層（３）が、全面にわたっ
て分離されて、その分離の際か、または引き続くリンイ
オンおよびヒ素イオンの移植によるかのいずれかでソー
ス／ドレインゾーンの後の拡散のため（二ｎ ・ドーピ
ングを施される。更に、その上にＳｉｎ、または窒化ケ
イ素からなる第１の絶縁層４が分離され、ホトラックマ
スク５によりドライエツチング、特に四塩化炭素とヘリ
ウムの混合ガ°ス中における反応性イオンエツチングに
よって、ソース／ドレインゾーンの拡散および接触のた
めに役立ち１つ中間に介在するゲート範囲を持つ電ｉ部
３が午じるように構造化される。第２図から分かるよう
に、このエツチング法は垂直なプロフィルを生じさせる
。
ン化物またはポリシリコンおよび金属シリコン化物から
なる二重層の形の第ｌの導電層（３）が、全面にわたっ
て分離されて、その分離の際か、または引き続くリンイ
オンおよびヒ素イオンの移植によるかのいずれかでソー
ス／ドレインゾーンの後の拡散のため（二ｎ ・ドーピ
ングを施される。更に、その上にＳｉｎ、または窒化ケ
イ素からなる第１の絶縁層４が分離され、ホトラックマ
スク５によりドライエツチング、特に四塩化炭素とヘリ
ウムの混合ガ°ス中における反応性イオンエツチングに
よって、ソース／ドレインゾーンの拡散および接触のた
めに役立ち１つ中間に介在するゲート範囲を持つ電ｉ部
３が午じるように構造化される。第２図から分かるよう
に、このエツチング法は垂直なプロフィルを生じさせる
。
第３図に示すようにホトラックマスク５の除去後、後に
ソース／ドレイン構造部（３）の側面絶縁（７）に役立
つ、例えばＳｉｎ！からなる第２の絶縁層６が１００〜
２００ｎｒｎ の範囲の層厚にて全面にわたって形成さ
れる。この分離と、ソース／ドレイン構造（３）のため
に与えられたホトラックマスク５（第２図）とによりゲ
ート長が定められる。
ソース／ドレイン構造部（３）の側面絶縁（７）に役立
つ、例えばＳｉｎ！からなる第２の絶縁層６が１００〜
２００ｎｒｎ の範囲の層厚にて全面にわたって形成さ
れる。この分離と、ソース／ドレイン構造（３）のため
に与えられたホトラックマスク５（第２図）とによりゲ
ート長が定められる。
次の段階では別のドライエツチングプロセスが行われる
（第４図）。このプロセスでは層６のエツチングにより
側面酸化物７が形成される。このエツチングプロセスは
トリフルオルメタンと５〜８％の酸素との混合ガスによ
り行われる。
（第４図）。このプロセスでは層６のエツチングにより
側面酸化物７が形成される。このエツチングプロセスは
トリフルオルメタンと５〜８％の酸素との混合ガスによ
り行われる。
第５図は、２５ｎｍｌｉ厚のゲート酸化物の熱による成
長と、それに続く第２の導電層９の全面にわたる分離を
示し、この層９は後でゲー）＠ｉｌ。
長と、それに続く第２の導電層９の全面にわたる分離を
示し、この層９は後でゲー）＠ｉｌ。
を形成し、ポリシリコン、シリコン化金属、金属からな
るか、またはポリシリコンとシリコン化合１厄との二重
層からなる。ドーピング材料コーティング（ｎ ）が
例えばリンイオンおよび／またはヒ素イオン移植によっ
て行われる（図示されていない）。この層９の層厚は少
なくともゲート長の半分に調整される。
るか、またはポリシリコンとシリコン化合１厄との二重
層からなる。ドーピング材料コーティング（ｎ ）が
例えばリンイオンおよび／またはヒ素イオン移植によっ
て行われる（図示されていない）。この層９の層厚は少
なくともゲート長の半分に調整される。
第６図は、ゲート電極（１０）の形成時における後のゲ
ート接続部の個所におけるエツチングプロセスの封鎖の
ためのホトラック技術を平面図で示す。その場合に一点
鎖線はゲート接続部のためのホトラックマスク範囲を示
す。破線はフィールド酸化物範囲（２）に対する単結晶
シリコン（１，３）の境界を示す。二点鎖線は側面酸化
物（スペーサ）の縁（７）を示し、実線はソース／ドレ
イン構造（３，４）を示す。
ート接続部の個所におけるエツチングプロセスの封鎖の
ためのホトラック技術を平面図で示す。その場合に一点
鎖線はゲート接続部のためのホトラックマスク範囲を示
す。破線はフィールド酸化物範囲（２）に対する単結晶
シリコン（１，３）の境界を示す。二点鎖線は側面酸化
物（スペーサ）の縁（７）を示し、実線はソース／ドレ
イン構造（３，４）を示す。
第７図に示すように、側面酸化物７を備えたソース／ド
レイン構造３とゲート接続部との間におけるゲート電極
１０の形成のための第２の導電層９（第５図）のエツチ
ングが１次の二つの方法のいずれかにて行われる。第１
の方法は、ゲート接続部（］０）の保護のためのホトラ
ック技術をともなっての２つの工程での異方性のエツチ
ング法であり、この場合には先ずｎ ポリシリコン（９
）がソース／ドレイン構造（Ｌ４）のレベルまでエツチ
ングされ、セして船路を避けるためにソース／ドレイン
構造（３，４）の外側縁におけるｎ ポリシリコン（９
）が除去される。＄２の等方性のエツチングプロセスで
あり、これによりｎ ポリシリコン（９）がフィールド
酸化物２上における望ましくない側面酸化物残滓（いわ
ゆるエツチング残留）を阻止するために液体化学的に除
去される。
レイン構造３とゲート接続部との間におけるゲート電極
１０の形成のための第２の導電層９（第５図）のエツチ
ングが１次の二つの方法のいずれかにて行われる。第１
の方法は、ゲート接続部（］０）の保護のためのホトラ
ック技術をともなっての２つの工程での異方性のエツチ
ング法であり、この場合には先ずｎ ポリシリコン（９
）がソース／ドレイン構造（Ｌ４）のレベルまでエツチ
ングされ、セして船路を避けるためにソース／ドレイン
構造（３，４）の外側縁におけるｎ ポリシリコン（９
）が除去される。＄２の等方性のエツチングプロセスで
あり、これによりｎ ポリシリコン（９）がフィールド
酸化物２上における望ましくない側面酸化物残滓（いわ
ゆるエツチング残留）を阻止するために液体化学的に除
去される。
第８図は、ヒ素および／またはリンをドーピングされた
層構造３からなるソース／ドレインゾーン】】の９５０
℃の温度での拡散による装置を示す。
層構造３からなるソース／ドレインゾーン】】の９５０
℃の温度での拡散による装置を示す。
ソース／ドレイン接続部３およびゲート接続部の接触（
第６図）は、公知の如く絶縁物として役立つ中間層の形
成、接触孔の開放および金属コーティングの実行後に行
われる。
第６図）は、公知の如く絶縁物として役立つ中間層の形
成、接触孔の開放および金属コーティングの実行後に行
われる。
本発明による方法は、まとめると次の効果を奏する。
ｉｌｌ シリコン化物層の使用によって、ソース／ド
レイン領域の低抵抗接触が可能である。
レイン領域の低抵抗接触が可能である。
ｉ２＋ ゲート電極はソース／ドレイン領域（二対し
て自動調整される。それにより構成素子の高い集積密度
が可能である。さらに、使用するマスクの節約によって
プロセス経過が簡単になる。
て自動調整される。それにより構成素子の高い集積密度
が可能である。さらに、使用するマスクの節約によって
プロセス経過が簡単になる。
（３） 従来の方法よりも小さなゲート長および七ｇ
による小さなチャネル長が同一のリングラフイーにおい
て再現可能に実現できる。
による小さなチャネル長が同一のリングラフイーにおい
て再現可能に実現できる。
（４１ソース／ドレイン構造における側面絶縁によって
最小のゲート・ドレイン間静電容量（ミラー静電容量）
が保持できる。
最小のゲート・ドレイン間静電容量（ミラー静電容量）
が保持できる。
第１図ないし第８図は、本発明による製造工程を段階的
に断面で示す図である。 １・・・基板、 ２・・・フィールド酸化物範囲、３
・・・第】の導電層（ソース／ドレイン構造）、４・・
・第１の絶縁層、 ５・・・ホトラックマスク。 ６・・・第２の絶縁層、 ７・・・側面絶縁部、 ８
・・・ゲート酸化物、 ９・・・第２の導電層、
】０・・・ゲート電極、 １１・・・ソース／ドレイ
ンゾーン。
に断面で示す図である。 １・・・基板、 ２・・・フィールド酸化物範囲、３
・・・第】の導電層（ソース／ドレイン構造）、４・・
・第１の絶縁層、 ５・・・ホトラックマスク。 ６・・・第２の絶縁層、 ７・・・側面絶縁部、 ８
・・・ゲート酸化物、 ９・・・第２の導電層、
】０・・・ゲート電極、 １１・・・ソース／ドレイ
ンゾーン。
Claims (1)
- 【特許請求の範囲】 １）構造化された導電層から拡散によつて半導体基板内
に生じさせられたソース／ドレインゾーンと、絶縁層に
よつて基板から絶縁されてソース／ドレインゾーン間に
あるチャネルゾーン上に配置されたゲート電極とを備え
た高集積回路のためのＭＯＳトランジスタにおいて、ソ
ース／ドレインゾーン（１１）の形成のために基板（１
）上に直接もたらされ且つ後でソース／ドレインゾーン
（１１）のための接触部を形成する導電性の層構造（３
）が少なくともゲート電極（１０）に向けられた側面に
絶縁層（７）を有し、ゲート電極（１０）が同じ平面内
においてソース／ドレイン構造（３）の絶縁層（７）を
備えた側面間に直接伸びていることを特徴とするＭＯＳ
トランジスタ。 ２）絶縁層（７）はＳｉＯ＿２からなることを特徴とす
る特許請求の範囲第１項記載のＭＯＳトランジスタ。 ３）ソース／ドレイン電極（３）およびゲート電極（１
０）のための導電層はポリシリコン、シリコン化金属ま
たはポリシリコンとシリコン化金属との二重層からなる
ドーピングを施された層よりできていることを特徴とす
る特許請求の範囲第１項または第２項記載の ＭＯＳトランジスタ。 ４）構造化された導電層から拡散によつて半導体基板内
に生じさせられたソース／ドレインゾーンと、絶縁層に
よつて基板から絶縁されてソース／ドレインゾーン間に
あるチャネルゾーン上に配置されたゲート電極とを備え
た高集積回路のためのＭＯＳトランジスタの製造方法に
おいて、ソース／ドレインゾーン（１１）の拡散のため
に半導体基板（１）上に直接もたらされ且つ後で接触部
として役立つ層構造（３）を、ゲート電極（１０）の形
成前に少なくともゲート電極（１０）の方向にある側面
に付加的にもたらされた絶縁層（７）で覆い、その絶縁
層（７）の厚みを間挿されたゲート（１０）の所望長に
応じて選定することを特徴とするＭＯＳトランジスタの
製造方法。 ５）側面絶縁層（７）はＳｉＯ＿２により形成され、ソ
ース／ドレイン構造（３）および側面酸化物の形成時に
ドライエッチングプロセスが使用されることを特徴とす
る特許請求の範囲第４項記載のＭＯＳトランジスタの製
造方法。 ６）次の工程段： （ａ）ＬＯＣＯＳ法による実効トランジスタ範囲の分離
のために第１の導電型のシリコン半 導体基板（１）上に、構造化されたＳｉＯ＿２層（２）
が生成される； （ｂ）第２の導電型の第１の導電層（３）が全面にわた
つて分離される； （ｃ）第１絶縁層（４）が全面にわたつて分離される； （ｄ）ゲート範囲を定めるためにホトラックマスク（５
）が施され、その際にホトラック マスク（５）はゲート範囲を除いてソース ／ドレインゾーン（１１）上にある第１の 導電層（３）およびその上にある第１の絶 縁層（４）を覆う； （ｅ）第１の導電層（３）およびその上にある第１の絶
縁層（４）の構造化のためにドラ イエッチングが施され、その際にゲート範 囲は露出される； （ｆ）ホトラックマスク（５）が除去される；（ｇ）第
２の絶縁層（６）の全面にわたる分離および全面にわた
るエッチングプロセスが 施され、その際に第２の絶縁層（６）は第 １の導電層および第１の絶縁層の層構造（ ３、４）の側面における横の絶縁橋絡部（ ７）まで除去される； （ｈ）酸化物（８）の形成のための熱処理が施される； （ｉ）第２の導電型の第２の導電層（９）が全面にわた
つて分離される； （ｊ）第２の導電層（９）のゲート電極接続のために用
意された範囲上にホトラックマス クが施される； （ｋ）第２の導電層（９）がエッチングにより第１の導
電層および第１の絶縁層の横の絶 縁橋絡部（７）を備えた層構造（３、４） の高さまで除去される； （ｌ）第１の導電層（３）からのドーピング材料の拡散
によるソース／ドレインゾーン（ １１）の形成のための温度処理が施される；（ｍ）絶縁
酸化物として役立つ中間層が形成され、ソース／ドレイ
ンおよびゲート接続部 への接触孔が施され、金属コーティングが 施される； によることを特徴とする特許請求の範囲第４項または第
５項記載のＭＯＳトランジスタの製造方法。 ７）工程段（ａ）と工程段（ｂ）との間に第１の導電型
のドーピング材料の二重のイオン移植が施されることを
特徴とする特許請求の範囲第６項記載のＭＯＳトランジ
スタの製造方法。 ８）ポリシリコン、シリコン化金属またはポリシリコン
とシリコン化金属との二重層からなる第１および第２の
導電層（３、９）のドーピングはイオン移植による分離
後に行われることを特徴とする特許請求の範囲第６項ま
たは第７項記載のＭＯＳトランジスタの製造方法。 ９）ｎチャネルＭＯＳトランジスタの製造の場合に、第
１の導電層（３）のためのドーピング材料としてリンま
たはヒ素が使用されることを特徴とする特許請求の範囲
第６項乃至第８項の１つに記載のＭＯＳトランジスタの
製造方法。 １０）工程段（ａ）による実効トランジスタ範囲の分離
は、ＬＯＣＯＳ法によらないで、基板中にエッチングで
孔を掘り、絶縁材料の充填（トレンチ絶縁）を行うこと
を特徴とする特許請求の範囲第６項乃至第９項の１つに
記載のＭＯＳトランジスタの製造方法。 １１）工程段（ｅ）におけるドライエッチングプロセス
は、トリフルオルメタンおよび酸素からなる混合ガス雰
囲気中での反応性イオンエッチングと、これに続く四塩
化炭素およびヘリウムからなる混合ガス雰囲気中でのプ
ラズマエッチングによつて行われ、工程段（ｇ）におけ
るエッチングプロセスは、トリフルオルメタンおよび酸
素からなる混合ガス雰囲気中における反応性イオンエッ
チングによつて行われることを特徴とする特許請求の範
囲第６項乃至第１０項の１つに記載のＭＯＳトランジス
タの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3544591 | 1985-12-17 | ||
| DE3544591.2 | 1985-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156874A true JPS62156874A (ja) | 1987-07-11 |
Family
ID=6288650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30109886A Pending JPS62156874A (ja) | 1985-12-17 | 1986-12-16 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0227971A1 (ja) |
| JP (1) | JPS62156874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011031B1 (ko) * | 1990-06-30 | 1993-11-19 | 금성일렉트론 주식회사 | Ldd 제조방법 및 구조 |
| EP0849782A1 (en) * | 1996-12-20 | 1998-06-24 | Siemens Aktiengesellschaft | A mos transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4324038A (en) * | 1980-11-24 | 1982-04-13 | Bell Telephone Laboratories, Incorporated | Method of fabricating MOS field effect transistors |
| US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
-
1986
- 1986-12-02 EP EP86116740A patent/EP0227971A1/de not_active Withdrawn
- 1986-12-16 JP JP30109886A patent/JPS62156874A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0227971A1 (de) | 1987-07-08 |
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