JPS60161631A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60161631A JPS60161631A JP1520184A JP1520184A JPS60161631A JP S60161631 A JPS60161631 A JP S60161631A JP 1520184 A JP1520184 A JP 1520184A JP 1520184 A JP1520184 A JP 1520184A JP S60161631 A JPS60161631 A JP S60161631A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は溝型アイソレーションを有する半導体装置に関
し、特に高集積化に適した溝型アイソレージ璽ン構造の
半導体装置に関するものである。
し、特に高集積化に適した溝型アイソレージ璽ン構造の
半導体装置に関するものである。
半導体装置の高集積化に伴なって素子間を絶縁分離する
アイソレーション構造に溝（Ｕ溝）型のものが利用され
ている。
アイソレーション構造に溝（Ｕ溝）型のものが利用され
ている。
第１図は本発明者の考案によるＵ？Ｗ型アインレーショ
ンの一例を示しておシ、同図（５）のようにシリコン半
導体基板１にＳ１０．膜２や５１３Ｎ４膜３を用いてＵ
溝４を形成した上でこの溝４内に露出した基板１をシー
ドとしてシリコン５を選択的にエピタキシャル成長させ
る。次いで、このシリコン５を酸化させることにより、
同図（Ｉ３）のようにシリコン５は体積膨張してＵ＊４
内に５ｉＯＨ層６として形成され、Ｕ溝型アイソレーシ
ョンとして完成される（特願昭５７−５１２３９号）。
ンの一例を示しておシ、同図（５）のようにシリコン半
導体基板１にＳ１０．膜２や５１３Ｎ４膜３を用いてＵ
溝４を形成した上でこの溝４内に露出した基板１をシー
ドとしてシリコン５を選択的にエピタキシャル成長させ
る。次いで、このシリコン５を酸化させることにより、
同図（Ｉ３）のようにシリコン５は体積膨張してＵ＊４
内に５ｉＯＨ層６として形成され、Ｕ溝型アイソレーシ
ョンとして完成される（特願昭５７−５１２３９号）。
しかしながら、このアイソレーション構造では、Ｕ溝４
内にｓｉｏ、層６を形成した後に、同図０のように５ｉ
Ｏｆｆｉ膜２とＳｔ＠Ｎ４膜３をエツチング除去したと
きに基板１表面の高さと、若干エツチングされた溝内ｓ
ｉｏ、層２の表面高さが略等しくなるように選択シリコ
ン５の高さを形成しているので（同図（ト）参照）、次
のような問題が生じる。
内にｓｉｏ、層６を形成した後に、同図０のように５ｉ
Ｏｆｆｉ膜２とＳｔ＠Ｎ４膜３をエツチング除去したと
きに基板１表面の高さと、若干エツチングされた溝内ｓ
ｉｏ、層２の表面高さが略等しくなるように選択シリコ
ン５の高さを形成しているので（同図（ト）参照）、次
のような問題が生じる。
即ち、選択シリコン５の上面高さ１はＵ溝４内の略半分
の高さであるため、５ｉ０１層６の上面を基板１上に突
出させるまで酸化を行なうと、同図（Ｃ）のようにシリ
コン５の下側の酸化が溝下端のＳｉｎｇ膜２に影響し、
下側両端部に所謂バーズビーク８を発生させる。このバ
ーズビークにより結晶欠陥の発生が起こ９やすくなシ、
かつ高集積化が若干阻害される。一方、Ｓｉｎ、層６は
基板１の上面に若干突出される程度に形成しているため
、この時ｓｉｏ、層６は溝側壁Ｓｔ、Ｎ４膜３と接する
面でＵ溝（ファセット）４１を生じる。また、その後の
Ｓｉ、Ｎ４膜３や５ｉ０２層２をエッチバックする時特
に溝内側壁の５ｉａＮＬ膜３がオーバーエツチングされ
易く、この結果同図（ＱのようにＳｉＯ！層６の上面両
端に７字形状の段差７が発生され易く平坦性が阻害され
て上層膜形成時に種々の不具合が〔発明の目的〕 本発明の目的はＵ溝型アイソレーションにおけるバーズ
ビークの発生を防止すると共に上面でのＶ字状段差の発
生を防止して、高集積化に好適でかつ上層膜の形成時に
何等の不具合をも生じることのない半導体装置を提供す
ることにある。
の高さであるため、５ｉ０１層６の上面を基板１上に突
出させるまで酸化を行なうと、同図（Ｃ）のようにシリ
コン５の下側の酸化が溝下端のＳｉｎｇ膜２に影響し、
下側両端部に所謂バーズビーク８を発生させる。このバ
ーズビークにより結晶欠陥の発生が起こ９やすくなシ、
かつ高集積化が若干阻害される。一方、Ｓｉｎ、層６は
基板１の上面に若干突出される程度に形成しているため
、この時ｓｉｏ、層６は溝側壁Ｓｔ、Ｎ４膜３と接する
面でＵ溝（ファセット）４１を生じる。また、その後の
Ｓｉ、Ｎ４膜３や５ｉ０２層２をエッチバックする時特
に溝内側壁の５ｉａＮＬ膜３がオーバーエツチングされ
易く、この結果同図（ＱのようにＳｉＯ！層６の上面両
端に７字形状の段差７が発生され易く平坦性が阻害され
て上層膜形成時に種々の不具合が〔発明の目的〕 本発明の目的はＵ溝型アイソレーションにおけるバーズ
ビークの発生を防止すると共に上面でのＶ字状段差の発
生を防止して、高集積化に好適でかつ上層膜の形成時に
何等の不具合をも生じることのない半導体装置を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細誉の記述および添付図面からあきらかになるであ
ろう。
本明細誉の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的力ものの概要
を簡単に説明すれば、下記のとおシである。
を簡単に説明すれば、下記のとおシである。
すなわち、Ｕ溝内に形成する選択シリコンの上面レベル
を基板表面に近い高さ位置とし、このシリコンを酸化さ
せてなるＳｉＯｚＭ＃の上面高さを基板表面よシ太き目
に突出させる一方、この下面高さをＵ溝下端よりも上側
位置とすることにより、ｓｔｏｗ層の下方への突出を防
止してバーズビークの発生を防止すると共に上面Ｖ字状
段差の発生を防止して平坦化を達成するものである。
を基板表面に近い高さ位置とし、このシリコンを酸化さ
せてなるＳｉＯｚＭ＃の上面高さを基板表面よシ太き目
に突出させる一方、この下面高さをＵ溝下端よりも上側
位置とすることにより、ｓｔｏｗ層の下方への突出を防
止してバーズビークの発生を防止すると共に上面Ｖ字状
段差の発生を防止して平坦化を達成するものである。
第２図（８）〜（ト）は本発明の半導体装置のＵ溝型ア
イソレーションをその製造工程順に示すものである。
イソレーションをその製造工程順に示すものである。
先ず、第２図（５）のようにシリコン等の半導体基板１
０の上面にＳｉｎｇ膜１１全１１ＳｉｓＮ４膜１２を形
成し、これを７オトリソグ２フイ技術によりパターニン
グしてアイソレーション形成部位に窓１３を形成する０
そして、ＲＩＥ（反応性イオンエツチング）法等によシ
前記ＳｌＯ□膜１１、第１ＳｉｌＮ４膜１２をマスクと
してシリコン基板１０上にｕ溝ｔ４をエツチング形成す
るＯ次いで、同図（２）のようにＵ溝１４内面を酸化し
て５ｉｎ２膜１５を形成すると共に、その上に第２Ｓｉ
３ Ｎ４ ％ １６を全面にデポジション形成する。
０の上面にＳｉｎｇ膜１１全１１ＳｉｓＮ４膜１２を形
成し、これを７オトリソグ２フイ技術によりパターニン
グしてアイソレーション形成部位に窓１３を形成する０
そして、ＲＩＥ（反応性イオンエツチング）法等によシ
前記ＳｌＯ□膜１１、第１ＳｉｌＮ４膜１２をマスクと
してシリコン基板１０上にｕ溝ｔ４をエツチング形成す
るＯ次いで、同図（２）のようにＵ溝１４内面を酸化し
て５ｉｎ２膜１５を形成すると共に、その上に第２Ｓｉ
３ Ｎ４ ％ １６を全面にデポジション形成する。
その上で、これにＲＩＥ法のエツチングを施し、Ｕ溝１
４の内底面のＳｉｎ、膜１６と第２Ｓｉ、Ｎ４膜１５を
同図（Ｑのようにエツチング除去する８′このとき、同
図のように、シリコン基板１０上の第２Ｓｉ、Ｎ、膜も
除去される。これによシ、Ｕ溝１４の内底面にシリコン
が露呈される０ 次に、シリコン基板１０をエピタキシャル成長槽内にセ
ットし、同図００ようにＵ溝１４の内底面からシリコン
をエピタキシャル成長させて溝１４内にシリコンを充填
させる。このとき、エピタキシャル成長されたシリコン
１７の厚さＸ８はシリコン基板１０のエツチング深さＸ
、と略同じ程度になるように、換言すればシリコン１７
の上面位置を従来よシも高いレベルに設定することが肝
要である。しかる上で、シリコン１７を酸化させれは、
シリコンは体積膨張を生じてその上端は基板１０上に大
きく突出してＵ溝１４内にＳｉｎ。
４の内底面のＳｉｎ、膜１６と第２Ｓｉ、Ｎ４膜１５を
同図（Ｑのようにエツチング除去する８′このとき、同
図のように、シリコン基板１０上の第２Ｓｉ、Ｎ、膜も
除去される。これによシ、Ｕ溝１４の内底面にシリコン
が露呈される０ 次に、シリコン基板１０をエピタキシャル成長槽内にセ
ットし、同図００ようにＵ溝１４の内底面からシリコン
をエピタキシャル成長させて溝１４内にシリコンを充填
させる。このとき、エピタキシャル成長されたシリコン
１７の厚さＸ８はシリコン基板１０のエツチング深さＸ
、と略同じ程度になるように、換言すればシリコン１７
の上面位置を従来よシも高いレベルに設定することが肝
要である。しかる上で、シリコン１７を酸化させれは、
シリコンは体積膨張を生じてその上端は基板１０上に大
きく突出してＵ溝１４内にＳｉｎ。
層１８を形成する。かつその後にシリコン基板１０上の
Ｓｉ３Ｎ４膜１２とＳｉｎｇ膜１１全１１チングすれば
同図（ト）のようにＵ溝型アイソレーションが構成され
ることになる０このとき、形成された５ｉ０１層１８の
上端も表面が若干エラ、チングされる。なお、ここでシ
リコン１７の５ｉＯｔ層ｉｓの厚さＸＯＦは次式の関係
を満足させることが必要である。
Ｓｉ３Ｎ４膜１２とＳｉｎｇ膜１１全１１チングすれば
同図（ト）のようにＵ溝型アイソレーションが構成され
ることになる０このとき、形成された５ｉ０１層１８の
上端も表面が若干エラ、チングされる。なお、ここでシ
リコン１７の５ｉＯｔ層ｉｓの厚さＸＯＦは次式の関係
を満足させることが必要である。
ＸＯＦ （２，２２（ＸＥ −ＸＯ２）但し、Ｘｏ２は
第２Ｓｉ、Ｎ４膜１６の横方向の厚さである。また、こ
れを定性的にみれば、第２図（ト）の状態において５ｉ
０４層１８の上端をＳｔ、Ｎ４膜工２よりも上方に突出
し、下端を溝１４の内底面位置よシも上方に位置するよ
うにＳｉｎ、層１８を形成することになる。
第２Ｓｉ、Ｎ４膜１６の横方向の厚さである。また、こ
れを定性的にみれば、第２図（ト）の状態において５ｉ
０４層１８の上端をＳｔ、Ｎ４膜工２よりも上方に突出
し、下端を溝１４の内底面位置よシも上方に位置するよ
うにＳｉｎ、層１８を形成することになる。
以上のように構成されたＵ溝型アイル−ジョンによれば
、溝１４内にお・いて形成されるｓｉｏ。
、溝１４内にお・いて形成されるｓｉｏ。
層１８はＵ溝１４を構成したＳｉＯ！膜１５や第２３ｉ
、Ｎ、膜１６の下端（Ｕ溝内底面位置）よシも上方に位
置しているので、第ｚｓｉ、Ｎ４層１６に遮られてＳｉ
Ｏ＊Ｊａ１８とＳｉｎ、膜１５とが直接接触されること
はなく、これにより５ｉ０４層１８の酸化反応が５ｉＯ
ｔｌ＆Ｈ”ｓに影響することはない。
、Ｎ、膜１６の下端（Ｕ溝内底面位置）よシも上方に位
置しているので、第ｚｓｉ、Ｎ４層１６に遮られてＳｉ
Ｏ＊Ｊａ１８とＳｉｎ、膜１５とが直接接触されること
はなく、これにより５ｉ０４層１８の酸化反応が５ｉＯ
ｔｌ＆Ｈ”ｓに影響することはない。
したがって、ｓｉｏ、膜１５が更に酸化されることはな
く、従来のようなバーズビークが発生することもない。
く、従来のようなバーズビークが発生することもない。
一方、５１０３層１８はその上端が従来よシも上方に突
出されているので、第２８１．Ｎ、膜１６の上端は５ｉ
０２膜１５と５ｉ０１層１８に挾まれて上方までカバー
された状態となる。このため、第２８ｔａＮ４膜１６を
エツチング除去しても第２Ｓｔ、Ｎ４ｉ１６の下方への
オーバエツチングが防止される。したがって、後工程で
ｓｉｏ、膜１５のエツチング除去ないしＳ１０．層１８
の上面のエツチングを行なってもＳｉ０１層１８の上端
両側にＶ字状の段差が発生することはなく、表面の平坦
化を達成することができる。
出されているので、第２８１．Ｎ、膜１６の上端は５ｉ
０２膜１５と５ｉ０１層１８に挾まれて上方までカバー
された状態となる。このため、第２８ｔａＮ４膜１６を
エツチング除去しても第２Ｓｔ、Ｎ４ｉ１６の下方への
オーバエツチングが防止される。したがって、後工程で
ｓｉｏ、膜１５のエツチング除去ないしＳ１０．層１８
の上面のエツチングを行なってもＳｉ０１層１８の上端
両側にＶ字状の段差が発生することはなく、表面の平坦
化を達成することができる。
以上の構成のＵ溝型アイソレーションを利用したバイポ
ーラ素子およびＭＯ８素子の一例を第３図および第４図
に示す。第３図のバイポーラ素子は、Ｐ型シリコンサブ
ス）Ｉ／−）２０上にＮ型の埋込層２１とエピタキシャ
ル層２２を形成した上でＵ溝屋のアイソレーション２３
を形成し、次いでＰ壓拡散層２４とＮ型拡散層２５．２
６を形成しかつＳｉＯ＊膜２７中２７Ｇ膜２８等の層間
絶縁膜を通してベースＢ、エミッタＥ、コレクタＣの＝
ｒｙタク）２９，３０．３１を形成したものである。ま
た、第４図のＭＯ８素子は、Ｐ型シリコン基板３２にＵ
溝型アイソレーション３３を形成して活性領域を画成す
ると共に、ｓｉｏ、からなるゲート絶縁膜３４上にゲー
ト３５を、また下側にＮ型のソース・ドレイン領域３６
．３７を形成する◇そして、これらソース・ドレイン領
域３６．３７にはＰＳＧ膜３８等を通してコンタクト３
９゜４０を形成している。
ーラ素子およびＭＯ８素子の一例を第３図および第４図
に示す。第３図のバイポーラ素子は、Ｐ型シリコンサブ
ス）Ｉ／−）２０上にＮ型の埋込層２１とエピタキシャ
ル層２２を形成した上でＵ溝屋のアイソレーション２３
を形成し、次いでＰ壓拡散層２４とＮ型拡散層２５．２
６を形成しかつＳｉＯ＊膜２７中２７Ｇ膜２８等の層間
絶縁膜を通してベースＢ、エミッタＥ、コレクタＣの＝
ｒｙタク）２９，３０．３１を形成したものである。ま
た、第４図のＭＯ８素子は、Ｐ型シリコン基板３２にＵ
溝型アイソレーション３３を形成して活性領域を画成す
ると共に、ｓｉｏ、からなるゲート絶縁膜３４上にゲー
ト３５を、また下側にＮ型のソース・ドレイン領域３６
．３７を形成する◇そして、これらソース・ドレイン領
域３６．３７にはＰＳＧ膜３８等を通してコンタクト３
９゜４０を形成している。
いずれの素子においても絶縁分離性能の高いＵ溝型アイ
ソレーションを使用するので高集積化を達成でき、かつ
上層膜の平坦化に有効となる。
ソレーションを使用するので高集積化を達成でき、かつ
上層膜の平坦化に有効となる。
（１）Ｕ溝内にエピタキシャル生長させるシリコンの上
端を従来よシも高くして基板上面に略近い高さにしてい
るので、このシリコンを酸化して得られるＳｉｎ、層の
上端を基板上に大きく突出させまた下端をＵ溝下端よシ
も上方に位置した状態に形成できる。
端を従来よシも高くして基板上面に略近い高さにしてい
るので、このシリコンを酸化して得られるＳｉｎ、層の
上端を基板上に大きく突出させまた下端をＵ溝下端よシ
も上方に位置した状態に形成できる。
（２） シリコンを酸化させて形成したＳｉｎ、層を前
記（１）のように構成できるので、溝内面の５ｔｓＮ。
記（１）のように構成できるので、溝内面の５ｔｓＮ。
膜の作用によって溝内面ＳｉＯｚｍへの影響を防止し、
バーズビークの発生を防止できる。
バーズビークの発生を防止できる。
（３）また、前記（１）の構成によシ、Ｓ ｉ ＠ Ｎ
４膜の上端のオーバエツチングを防止でき、５ｉｎｓ層
の上端両側におけるＶ字状段差の発生を防止して平坦化
を達成できる。
４膜の上端のオーバエツチングを防止でき、５ｉｎｓ層
の上端両側におけるＶ字状段差の発生を防止して平坦化
を達成できる。
（４） 前記（２１、（３）によシＵ溝型アイソレーシ
ョンの微細加工が可能とされ、半導体装置の高集積化が
達成できる。
ョンの微細加工が可能とされ、半導体装置の高集積化が
達成できる。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｕ溝のエツ
チング方法やＳ ｉ ｓ Ｎ。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｕ溝のエツ
チング方法やＳ ｉ ｓ Ｎ。
ｔ２等の形成方法は種々変更できる。
以上の説明では主として本発明者によ・りてなされた発
明をその背景となった利用分野であるバイポーラ素子や
ＭＯ８素子の単体構造に適用し死場合について説明した
が、それに限定されるものではな（、ＩＣ，ＬＳＩ等の
装置や、ロジック、メモリ等の回路装置にも同様に適用
することができる。
明をその背景となった利用分野であるバイポーラ素子や
ＭＯ８素子の単体構造に適用し死場合について説明した
が、それに限定されるものではな（、ＩＣ，ＬＳＩ等の
装置や、ロジック、メモリ等の回路装置にも同様に適用
することができる。
第１図囚〜＠は従来装置の不具合を説明するための工程
順の断面図、 第２図囚〜（ト）は本発明装置を製造工程順に示す断面
図、 第３図はバイポーラ素子の断面図、 第４図はＭＯ８素子の断面図である。 １０・・・半導体基板、１１・・・５ｉ０２膜、１２・
・・第１Ｓｉ、Ｎ４膜、１４・・・Ｕ溝、１５・・・Ｓ
ｉｎ、膜、１６・・・第２８ｉｓ Ｎ４膜、１７・・・
エピタキシャル成長シリコン、１８・・・Ｓｉｎ、層、
２０・・・Ｐｍサブストレート、２１・・・Ｎ型埋込層
、２３・・・Ｕ清型アイソレーション、２４・・・Ｐ型
層、２５・・・Ｎ型層、２９．３０．３１・・・コンタ
クト、３２・・・Ｐ型シリコン基板、３３・・・Ｕ溝型
アイソレーション、３５・・・ゲート、３６・・・ソー
ス、３７・・・ドレイｙ ｓ ３９ ｅ４０・・・コン
タクト。 第 １ 図 （Ａ） 第 ２ 図 とＡ） （８） 第 ２ 図 （Ｆ＞ 第 ３ 図 第 ４ 図
順の断面図、 第２図囚〜（ト）は本発明装置を製造工程順に示す断面
図、 第３図はバイポーラ素子の断面図、 第４図はＭＯ８素子の断面図である。 １０・・・半導体基板、１１・・・５ｉ０２膜、１２・
・・第１Ｓｉ、Ｎ４膜、１４・・・Ｕ溝、１５・・・Ｓ
ｉｎ、膜、１６・・・第２８ｉｓ Ｎ４膜、１７・・・
エピタキシャル成長シリコン、１８・・・Ｓｉｎ、層、
２０・・・Ｐｍサブストレート、２１・・・Ｎ型埋込層
、２３・・・Ｕ清型アイソレーション、２４・・・Ｐ型
層、２５・・・Ｎ型層、２９．３０．３１・・・コンタ
クト、３２・・・Ｐ型シリコン基板、３３・・・Ｕ溝型
アイソレーション、３５・・・ゲート、３６・・・ソー
ス、３７・・・ドレイｙ ｓ ３９ ｅ４０・・・コン
タクト。 第 １ 図 （Ａ） 第 ２ 図 とＡ） （８） 第 ２ 図 （Ｆ＞ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成したＵ溝内に成長させた半導体を
酸化させて酸化層を形成し、この酸化層で素子間分離用
のアイソレーションを構成した半導体装置において、前
記酸化層は上端を半導体基板の上面より大きく突出させ
、下端を前記Ｕ溝下端よりも上方位置となるように酸化
形成したことを特徴とする半導体装置。 ２、シリコン基板に形成したＵ溝の内側面にＳｉｎ。 膜とＳ ｉ ａ Ｎａ膜を形成し、溝底面から溝内にシ
リコンをエピタキシャル成長させて充填してなる特許請
求の範囲第１項記載の半導体装置。 ３、溝内に成長させた半導体の上端を半導体基板の上面
位置に略等しいレベル位置とし、その上で半導体の酸化
を行彦ってなる特許請求の範囲第１項又は第２項記載の
半導体装置〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015201A JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015201A JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161631A true JPS60161631A (ja) | 1985-08-23 |
| JPH0669066B2 JPH0669066B2 (ja) | 1994-08-31 |
Family
ID=11882250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015201A Expired - Lifetime JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669066B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218854A (ja) * | 1984-04-13 | 1985-11-01 | Nec Corp | 半導体装置の素子分離方法 |
| JP2003158264A (ja) * | 2001-09-24 | 2003-05-30 | Sharp Corp | 金属ゲートｃｍｏｓおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPS5791536A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Semiconductor device and manufacture thereof |
-
1984
- 1984-02-01 JP JP59015201A patent/JPH0669066B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPS5791536A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Semiconductor device and manufacture thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218854A (ja) * | 1984-04-13 | 1985-11-01 | Nec Corp | 半導体装置の素子分離方法 |
| JP2003158264A (ja) * | 2001-09-24 | 2003-05-30 | Sharp Corp | 金属ゲートｃｍｏｓおよびその製造方法 |
| JP4480323B2 (ja) * | 2001-09-24 | 2010-06-16 | シャープ株式会社 | 半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669066B2 (ja) | 1994-08-31 |
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