JPH0358393A - Ｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置Info
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- JPH0358393A JPH0358393A JP1194940A JP19494089A JPH0358393A JP H0358393 A JPH0358393 A JP H0358393A JP 1194940 A JP1194940 A JP 1194940A JP 19494089 A JP19494089 A JP 19494089A JP H0358393 A JPH0358393 A JP H0358393A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥ Ｅ Ｐ ＲＯＭ装置に関し、特に書込み／
消去用の電圧を発生する回路を備えたＥＥＰＲ○Ｍ装置
に関する。
消去用の電圧を発生する回路を備えたＥＥＰＲ○Ｍ装置
に関する。
一般に、この種のＥＥＰＲＯＭ装置においては、データ
の書込み／消去用の電圧として外部供給電源（Ｖｃｃ）
をチャージポンプ系回路にて昇圧した電圧（通常Ｖｃｃ
＝５Ｖに対し１８Ｖ前後、以下、昇圧電圧という〉がメ
モリセル及びその周辺回路に供給されるようになってい
る。
の書込み／消去用の電圧として外部供給電源（Ｖｃｃ）
をチャージポンプ系回路にて昇圧した電圧（通常Ｖｃｃ
＝５Ｖに対し１８Ｖ前後、以下、昇圧電圧という〉がメ
モリセル及びその周辺回路に供給されるようになってい
る。
従来、この種のＥＥＰＲＯＭ装置は、第５図に示すよう
に、書込み／消去に係る機能ブロックである、制御回路
ブロック１，書込み／消去制御回路２，及びチャージポ
ンプ系回路３に直接外部供給電源（Ｖｃｃ）を供給する
構戒となっていた。
に、書込み／消去に係る機能ブロックである、制御回路
ブロック１，書込み／消去制御回路２，及びチャージポ
ンプ系回路３に直接外部供給電源（Ｖｃｃ）を供給する
構戒となっていた。
この回路の動作として、データの読出し時には、チャー
ジポンプ系回路３は動作せず、昇圧電圧ＶＭは発生しな
い。
ジポンプ系回路３は動作せず、昇圧電圧ＶＭは発生しな
い。
一方、書込み／消去動作時にはチャージポンプ系回路３
が動作して昇圧電圧Ｖ｝ｌがメモリセル及びその周辺回
路に供給される。
が動作して昇圧電圧Ｖ｝ｌがメモリセル及びその周辺回
路に供給される。
この動作は、チップ選択信号ＣＥ，出力イネーブル信号
ＯＥ，及び書込みイネーブル信号ＷＥにより制御される
。
ＯＥ，及び書込みイネーブル信号ＷＥにより制御される
。
ただし、この構戒の場合、電源の投入／シゃ断時に、チ
ャージポンプ系回路３が誤って動作すると、昇圧電圧Ｖ
Ｈが発生し、メモリセルに対しデータの誤書込み、誤消
去という問題が発生してしまう。この為、次のような誤
書込み防止対策が適用されている。
ャージポンプ系回路３が誤って動作すると、昇圧電圧Ｖ
Ｈが発生し、メモリセルに対しデータの誤書込み、誤消
去という問題が発生してしまう。この為、次のような誤
書込み防止対策が適用されている。
（１）書込みイネーブル信号ＷＥ入力端子に誘導される
２０ｎｓ程度のパルス性ノイズに対して制御回路ブロッ
ク１で書込み禁止とする。
２０ｎｓ程度のパルス性ノイズに対して制御回路ブロッ
ク１で書込み禁止とする。
（２）電源電圧ＶＣＣが２〜３Ｖ以下では、電圧検出し
て書込みを禁止する。
て書込みを禁止する。
（３）チップ選択信号ＣＥ，出力イネーブル信号ＯＥ，
書込みイネーブル信号ＷＥのレベルを電源投入／シゃ断
時にあらかじめ固定しておくことで、論理的に書込みを
禁止する。
書込みイネーブル信号ＷＥのレベルを電源投入／シゃ断
時にあらかじめ固定しておくことで、論理的に書込みを
禁止する。
これら誤書込み防止対策は、基本的にはチャージポンプ
系回路３の動作を禁止するというものである。この場合
、一般的なＥＥＰＲＯＭ装置では、書込み／消去動作は
そのモードに入ると自動的に内部制御で処理され、書込
み動作をしゃ断できるのは、電源供給をしゃ断する以外
にない．〔発明が解決しようとする課題〕 上述した従来のＥＥＰＲＯＭ装置は、書込み／消去に係
る制御回路ブロック１，書込み／消去制御回路２，及び
チャージポンプ系回路３に直接外部供給電源ＶＣＣを供
給する楕戒となっているので、誤動作防止対策が施こさ
れているものの、電源の投入／しゃ断時の回路の応答速
度や電源の変化速度によっては、誤動作を防止すること
ができないという欠点がある。特に前述の誤書込み防止
対策の（２） ， （３）項が動作の応答速度と関係し
、誤って書込み動作に入ってしまい、完全な対策とはな
らない。
系回路３の動作を禁止するというものである。この場合
、一般的なＥＥＰＲＯＭ装置では、書込み／消去動作は
そのモードに入ると自動的に内部制御で処理され、書込
み動作をしゃ断できるのは、電源供給をしゃ断する以外
にない．〔発明が解決しようとする課題〕 上述した従来のＥＥＰＲＯＭ装置は、書込み／消去に係
る制御回路ブロック１，書込み／消去制御回路２，及び
チャージポンプ系回路３に直接外部供給電源ＶＣＣを供
給する楕戒となっているので、誤動作防止対策が施こさ
れているものの、電源の投入／しゃ断時の回路の応答速
度や電源の変化速度によっては、誤動作を防止すること
ができないという欠点がある。特に前述の誤書込み防止
対策の（２） ， （３）項が動作の応答速度と関係し
、誤って書込み動作に入ってしまい、完全な対策とはな
らない。
本発明の目的は、確実に誤書込み／誤消去を防止するこ
とができるＥＥＰＲＯＭ装置を提供することにある。
とができるＥＥＰＲＯＭ装置を提供することにある。
第１の発明のＥＥＰＲＯＭ装置は、書込み／消去動作を
制御する書込み／消去制御回路と、前記書込み／消去動
作時に、供給される電源の電圧を昇圧して書込み／消去
用の昇圧電圧を発津するチャージポンプ系回路と、外部
供給電源が直接供給されて前記書込み／消去動作及び読
出し動作を含む各種動作の制御処理を行う制御回路ブロ
ックと、前記外部供給電源の電圧が所定のレベルに達す
るまでは第１のレベルにあり前記所定のレベルを越える
と第２のレベルとなる電源電圧検出信号を出力する電源
電圧検出回路と、前記電源電圧検出信号が第２のレベル
になると前記書込み／消去制御回路及びチャージポンプ
系回路のうちの少なくともチャージポンプ系回路に前記
外部供給電源を伝達する電源伝達回路とを有している。
制御する書込み／消去制御回路と、前記書込み／消去動
作時に、供給される電源の電圧を昇圧して書込み／消去
用の昇圧電圧を発津するチャージポンプ系回路と、外部
供給電源が直接供給されて前記書込み／消去動作及び読
出し動作を含む各種動作の制御処理を行う制御回路ブロ
ックと、前記外部供給電源の電圧が所定のレベルに達す
るまでは第１のレベルにあり前記所定のレベルを越える
と第２のレベルとなる電源電圧検出信号を出力する電源
電圧検出回路と、前記電源電圧検出信号が第２のレベル
になると前記書込み／消去制御回路及びチャージポンプ
系回路のうちの少なくともチャージポンプ系回路に前記
外部供給電源を伝達する電源伝達回路とを有している。
第２の発明のＥＥＰＲＯＭ装置は、書込み／消去動作を
制御する書込み／消去制御回路と、前記書込み／消去動
作時に、供給される電源の電圧を昇圧して書込み／消去
用の昇圧電源を発生するチャージポンプ系回路と、外部
供給電源が直接供給されて前記書込み／消去動作及び読
出し動作を含む各種動作の制御処理を行う制御回路ブロ
ックと、電源投入後、前記外部供給電源の電圧が所定の
レベルに達した後前記書込み／消去制御回路及びチャー
ジポンプ系回路のうちの少なくもとチャージポンプ系回
路に前記外部供給電源を伝達する電源伝達回路とを有し
ている。
制御する書込み／消去制御回路と、前記書込み／消去動
作時に、供給される電源の電圧を昇圧して書込み／消去
用の昇圧電源を発生するチャージポンプ系回路と、外部
供給電源が直接供給されて前記書込み／消去動作及び読
出し動作を含む各種動作の制御処理を行う制御回路ブロ
ックと、電源投入後、前記外部供給電源の電圧が所定の
レベルに達した後前記書込み／消去制御回路及びチャー
ジポンプ系回路のうちの少なくもとチャージポンプ系回
路に前記外部供給電源を伝達する電源伝達回路とを有し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第ｌ図は第１の発明の一実施例を示すブロック図である
。
。
この実施例は、制御回路ブロック１の出力信号と書込み
イネーブル信号ＷＥとにより書込み／消去動作を制御す
る書込み／消去制御回路２と、この書込み／消去制御回
路２の出力信号により書込み／消去動作時に、供給され
る電源の電圧を昇圧して書込み／消去用の昇圧電圧ＶＨ
を発生するチャージポンプ系回路３と、外部供給電源（
Ｖｃｃ）が直接供給され、チップ選択信号ＣＥ，出力イ
ネーブル信号６Ｔにより書込み／消去動作及び読出し動
作を含む各種動作の制御処理を行う制御回路ブロック１
と、外部供給電源の電圧ＶＣＣが制御回路ブロック１の
動作が確定する所定のレベルに達するまでは第１のレベ
ルにあり前記所定のレベルを越えると第２のレベルとな
る電源電圧検出信号ＶＤを出力する電源電圧検出回路４
と、電源電圧検出信号ＶＤが第２のレベルになると書込
み／消去制御回路２及びチャージポンプ系回路３に外部
供給電源（Ｖｃｃ）を伝達する電源伝達回路５とを有す
る構成となっている。
イネーブル信号ＷＥとにより書込み／消去動作を制御す
る書込み／消去制御回路２と、この書込み／消去制御回
路２の出力信号により書込み／消去動作時に、供給され
る電源の電圧を昇圧して書込み／消去用の昇圧電圧ＶＨ
を発生するチャージポンプ系回路３と、外部供給電源（
Ｖｃｃ）が直接供給され、チップ選択信号ＣＥ，出力イ
ネーブル信号６Ｔにより書込み／消去動作及び読出し動
作を含む各種動作の制御処理を行う制御回路ブロック１
と、外部供給電源の電圧ＶＣＣが制御回路ブロック１の
動作が確定する所定のレベルに達するまでは第１のレベ
ルにあり前記所定のレベルを越えると第２のレベルとな
る電源電圧検出信号ＶＤを出力する電源電圧検出回路４
と、電源電圧検出信号ＶＤが第２のレベルになると書込
み／消去制御回路２及びチャージポンプ系回路３に外部
供給電源（Ｖｃｃ）を伝達する電源伝達回路５とを有す
る構成となっている。
次に、この実施例の動作について説明する。
制御回路ブロック１，書込み／消去制御回路２，及びチ
ャージポンプ回路３は第５図に示された従来のＥＥＰＲ
ＯＭ装置と同様の機能をもち同様の動作をするが、書込
み／消去制御回路２及びチャージポンプ回路３は電源伝
達回路５がら電源が供給されたときのみ動作する。
ャージポンプ回路３は第５図に示された従来のＥＥＰＲ
ＯＭ装置と同様の機能をもち同様の動作をするが、書込
み／消去制御回路２及びチャージポンプ回路３は電源伝
達回路５がら電源が供給されたときのみ動作する。
電源電圧検出回路４は、外部供給電源の電圧ＶＣＣ，が
予め定められたレベル以上になると第２のレベルとなる
電源電圧検出信号Ｖ。を出力する。
予め定められたレベル以上になると第２のレベルとなる
電源電圧検出信号Ｖ。を出力する。
電源伝達回路５は、例えばＭＯＳ｝ランジスタで形威さ
れ、電源電圧検出信号ＶＤが第２のレベルになるとこの
ＭＯＳ｝ランジスタがオンとなり、外部供給電源（Ｖｃ
ｃ）を書込み／消去制御回路２及びチャージポンプ系回
路３へ供給する。
れ、電源電圧検出信号ＶＤが第２のレベルになるとこの
ＭＯＳ｝ランジスタがオンとなり、外部供給電源（Ｖｃ
ｃ）を書込み／消去制御回路２及びチャージポンプ系回
路３へ供給する。
電源電圧検出信号ＶＤが第２のレベルになるのは、制御
回路ブロック１の動作が確定し書込み／消去に係る制御
信号が確定するレベルに外部供給電源の電圧ＶＣＣが達
したときである。
回路ブロック１の動作が確定し書込み／消去に係る制御
信号が確定するレベルに外部供給電源の電圧ＶＣＣが達
したときである。
すなわち、制御回路ブロック１の動作及び制御信号が確
定してから書込み／消去制御回路２及びチャージポンプ
系回路３へ電源が供給されるので、電源投入時／しゃ断
時等における制御回路ブロック１の動作の不安定な期間
に書込み／消去制御回路２及びチャージポンプ系回路３
が動作することはなく、誤書込み／誤消去を防止するこ
とができる。
定してから書込み／消去制御回路２及びチャージポンプ
系回路３へ電源が供給されるので、電源投入時／しゃ断
時等における制御回路ブロック１の動作の不安定な期間
に書込み／消去制御回路２及びチャージポンプ系回路３
が動作することはなく、誤書込み／誤消去を防止するこ
とができる。
なお、電源伝達回路５からの電源供給は後段のチャージ
ポンプ系回路３だけで、書込み／消去制御回路２へは直
接外部供給電源（Ｖｃｃ）を供給しても同様の効果が得
られる。
ポンプ系回路３だけで、書込み／消去制御回路２へは直
接外部供給電源（Ｖｃｃ）を供給しても同様の効果が得
られる。
この誤書込み／誤消去は、通常、電源投入時に制御回路
ブロック１の動作が確定しないことにより発生すること
が多く、電源しゃ断時にはほぼ同時に全ての回路ブロッ
クの電源供給が停止するので比較的問題は少ない。
ブロック１の動作が確定しないことにより発生すること
が多く、電源しゃ断時にはほぼ同時に全ての回路ブロッ
クの電源供給が停止するので比較的問題は少ない。
そこで、このポイントに重点をおいたのが第２の発明で
ある。
ある。
第２図は第２の発明の一実施例を示すブロック図である
。
。
この実施例は、制御回路ブロック１Ａ内に第１図に示さ
れた書込み／消去制御回路２を統合し、電源伝達回路５
からの電源供給はチャージポンプ系回路３のみとし、か
つ電源伝達回路５の動作を、電源伝達制御回路６により
電源投入後、外部供給電源の電圧が所定のレベルに達し
た後にチャージポンプ系回路３へ電源が供給されるよう
に制御する構成となっている。
れた書込み／消去制御回路２を統合し、電源伝達回路５
からの電源供給はチャージポンプ系回路３のみとし、か
つ電源伝達回路５の動作を、電源伝達制御回路６により
電源投入後、外部供給電源の電圧が所定のレベルに達し
た後にチャージポンプ系回路３へ電源が供給されるよう
に制御する構成となっている。
すなわちこの第２の発明は、電源投入後、チャージポン
プ系回路３への電源供給を遅らせることにより、制御回
路ブロックＩＡの動作及びその制御信号が確定してから
チャージポンプ系回路３を動作させ、電源投入後の誤書
込み／誤消去を防止している。
プ系回路３への電源供給を遅らせることにより、制御回
路ブロックＩＡの動作及びその制御信号が確定してから
チャージポンプ系回路３を動作させ、電源投入後の誤書
込み／誤消去を防止している。
第３図及び第４図はそれぞれこの実施例に適用される電
源伝達回路５，電源伝達制御回路６の第１及び第２の具
体例を示す回路図である。
源伝達回路５，電源伝達制御回路６の第１及び第２の具
体例を示す回路図である。
第３図に示された回路は、電源伝達制御回路６をインバ
ータＩＩ，Ｉ２及びコンデンサＣ１で構或し、電源投入
時、外部供給電源の電圧ＶＣＣの立上りを遅らせて電源
伝達回路５のトランジスタＴ１をオンするようにしたも
のである． 第４図に示された回路は、第３図に示された回路に更に
トランジスタＴ２を付加し、電源伝達回路５のトランジ
スタＴ１がオフ状態のとき電源伝達回路５の出力端、す
なわちチャージポンプ系回路３の電源供給端をトランジ
スタＴ２のオン抵抗で終端し、チャージポンプ系回路３
の電源供給端にノイズが誘導されないようにしたもので
ある。
ータＩＩ，Ｉ２及びコンデンサＣ１で構或し、電源投入
時、外部供給電源の電圧ＶＣＣの立上りを遅らせて電源
伝達回路５のトランジスタＴ１をオンするようにしたも
のである． 第４図に示された回路は、第３図に示された回路に更に
トランジスタＴ２を付加し、電源伝達回路５のトランジ
スタＴ１がオフ状態のとき電源伝達回路５の出力端、す
なわちチャージポンプ系回路３の電源供給端をトランジ
スタＴ２のオン抵抗で終端し、チャージポンプ系回路３
の電源供給端にノイズが誘導されないようにしたもので
ある。
以上説明したように本発明は、電源投入時等に外部供給
電源の電圧が、書込み／消去に係る制御回路ブロックの
動作が確定するレベルに達した後、書込み／消去用の電
圧を発生する回路ブロックへ電源を供給する構戒とする
ことにより、制御回路ブロックの動作が確定していない
外部供給′電源の電圧のレベルでは書込み／消去用の電
圧を発生する回路ブロックは動作しないので、確実に誤
書込み／誤消去を防止することができる効果がある．
電源の電圧が、書込み／消去に係る制御回路ブロックの
動作が確定するレベルに達した後、書込み／消去用の電
圧を発生する回路ブロックへ電源を供給する構戒とする
ことにより、制御回路ブロックの動作が確定していない
外部供給′電源の電圧のレベルでは書込み／消去用の電
圧を発生する回路ブロックは動作しないので、確実に誤
書込み／誤消去を防止することができる効果がある．
第１図は第１の発明の一実施例を示すブロック図、第２
図は第２の発明の一実施例を示すブロック図、第３図及
び第４図はそれぞれ第２図に示された実施例の電源伝達
回路，電源伝達制御回路の第１及び第２の具体例を示す
回路図、第５図は従来のＥＥＰＲＯＭ装置の一例を示す
ブロック図である． １．ＩＡ・・・制御回路ブロック、２・・・書込み／消
去制御回路、３・・・チャージポンプ系回路、４・・・
電源電圧検出回路、５・・・電源伝達回路、６．６Ａ・
・・電源伝達制御回路、Ｃ１・・・コンデンサ、Ｔｌ，
Ｉ２・・・インバータ、Ｔｌ，Ｔ２・・・トランジスタ
。
図は第２の発明の一実施例を示すブロック図、第３図及
び第４図はそれぞれ第２図に示された実施例の電源伝達
回路，電源伝達制御回路の第１及び第２の具体例を示す
回路図、第５図は従来のＥＥＰＲＯＭ装置の一例を示す
ブロック図である． １．ＩＡ・・・制御回路ブロック、２・・・書込み／消
去制御回路、３・・・チャージポンプ系回路、４・・・
電源電圧検出回路、５・・・電源伝達回路、６．６Ａ・
・・電源伝達制御回路、Ｃ１・・・コンデンサ、Ｔｌ，
Ｉ２・・・インバータ、Ｔｌ，Ｔ２・・・トランジスタ
。
Claims (1)
- 【特許請求の範囲】 明細書 発明の名称 ＥＥＰＲＯＭ装置 発明の名称 特許請求の範囲 （１）書込み／消去動作を制御する書込み／消去制御回
路と、前記書込み／消去動作時に、供給される電源の電
圧を昇圧して書込み／消去用の昇圧電圧を発生するチャ
ージポンプ系回路と、外部供給電源が直接供給されて前
記書込み／消去動作及び読出し動作を含む各種動作の制
御処理を行う制御回路ブロックと、前記外部供給電源の
電圧が所定のレベルに達するまでは第１のレベルにあり
前記所定のレベルを越えると第２のレベルとなる電源電
圧検出信号を出力する電源電圧検出回路と、前記電源電
圧検出信号が第２のレベルになると前記書込み／消去制
御回路及びチャージポンプ系回路のうちの少なくともチ
ャージポンプ系回路に前記外部供給電源を伝達する電源
伝達回路とを有することを特徴とするＥＥＰＲＯＭ装置
。 （２）書込み／消去動作を制御する書込み／消去制御回
路と、前記書込み／消去動作時に、供給される電源の電
圧を昇圧して書込み／消去用の昇圧電源を発生するチャ
ージポンプ系回路と、外部供給電源が直接供給されて前
記書込み／消去動作及び読出し動作を含む各種動作の制
御処理を行う制御回路ブロックと、電源投入後、前記外
部供給電源の電圧が所定のレベルに達した後前記書込み
／消去制御回路及びチャージポンプ系回路のうちの少な
くもとチャージポンプ系回路に前記外部供給電源を伝達
する電源伝達回路とを有することを特徴とするＥＥＰＲ
ＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19494089A JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19494089A JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358393A true JPH0358393A (ja) | 1991-03-13 |
| JP2923985B2 JP2923985B2 (ja) | 1999-07-26 |
Family
ID=16332867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19494089A Expired - Lifetime JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923985B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04275120A (ja) * | 1991-03-01 | 1992-09-30 | Canon Inc | 導電性弾性体の成形方法 |
| JPH04121356U (ja) * | 1991-04-19 | 1992-10-29 | 株式会社ミツトヨ | 電源電圧制御回路 |
| US6563738B2 (en) | 1992-12-03 | 2003-05-13 | Fujitsu Limited | Nonvolatile semiconductor memory device having electrically and collectively erasable characteristics |
| KR100469376B1 (ko) * | 2002-06-29 | 2005-02-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 장치 |
| WO2006026282A1 (en) * | 2004-08-31 | 2006-03-09 | Micron Technology, Inc. | Power efficient memory and cards |
| JP2010129135A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体装置 |
-
1989
- 1989-07-26 JP JP19494089A patent/JP2923985B2/ja not_active Expired - Lifetime
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| US7483330B2 (en) | 2004-08-31 | 2009-01-27 | Micron Technology, Inc. | Power efficient memory and cards |
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